計算機(jī)體系結(jié)構(gòu)復(fù)習(xí)題及答案

1.7將計算機(jī)系統(tǒng)中某一功能的處理速度加快10倍，但該功能的處理時間僅為整個系

統(tǒng)運行時間的40%,則采用此增強功能方法后，能使整個系統(tǒng)的性能提高多少？

解由題可知：可改進(jìn)比例=40%=0.4部件加速比=10

根據(jù)Amdahl定律可知：

1

系統(tǒng)加速比==1.5625

0.4

(1-0.4)+--

10

采用此增強功能方法后，能使整個系統(tǒng)的性能提高到原來的1.5625倍。

1.8計算機(jī)系統(tǒng)中有三個部件可以改進(jìn)，這三個部件的部件加速比為：

部件加速比產(chǎn)30；部件加速比2=20；部件加速比3=10

(1)如果部件1和部件2的可改進(jìn)比例均為30%,那么當(dāng)部件3的可改進(jìn)比例為多

少時，系統(tǒng)加速比才可以達(dá)到10?

(2)如果三個部件的可改進(jìn)比例分別為30%、30%和20%,三個部件同時改進(jìn)，那么

系統(tǒng)中不可加速部分的執(zhí)行時間在總執(zhí)行時間中占的比例是多少？

解：(1)在多個部件可改進(jìn)情況下，Amdahl定理的擴(kuò)展：

(1X)+—

已知Si=30,S2=20,S3=10,Sn=10,Fi=0.3,F2=0.3,得:

10=-------------------------------------

1-(0.3+0.3+&)+(0.3/30+0.3/20+&/10)

得F3=0.36,即部件3的可改進(jìn)比例為36%。

(2)設(shè)系統(tǒng)改進(jìn)前的執(zhí)行時間為T,則3個部件改進(jìn)前的執(zhí)行時間為：(0.3+0.3+0.2)

T=0.8T,不可改進(jìn)部分的執(zhí)行時間為0.2T。

已知3個部件改進(jìn)后的加速比分別為Si=30,S2=20,S3=10,因此3個部件改進(jìn)后的

執(zhí)行時間為：

0.3T0.3T0.2T…5

T=----+----+----=0.045T

"n3()2010

改進(jìn)后整個系統(tǒng)的執(zhí)行時間為：Tn=0.045T+0.2T=0.245T

那么系統(tǒng)中不可改進(jìn)部分的執(zhí)行時間在總執(zhí)行時間中占的比例是:

02T

——=0.82

0.245T

3.4設(shè)一條指令的執(zhí)行過程分成取指令、分析指令和執(zhí)行指令三個階段，每個階段所需

的時間分別為At和2△t。分別求出下列各種情況下，連續(xù)執(zhí)行N條指令所需的時間。

(1)順序執(zhí)行方式；

(2)只有“取指令”與“執(zhí)行指令”重疊；

(3)“取指令”、“分析指令”與“執(zhí)行指令”重疊。

解：⑴每條指令的執(zhí)行時間為：At+At+2At=4At

連續(xù)執(zhí)行N條指令所需的時間為：4NAt

(2)連續(xù)執(zhí)行N條指令所需的時間為：4At+3(N-l)At=(3N+1)At

(3)連續(xù)執(zhí)行N條指令所需的時間為：4At+2(N-l)At=(2N+2)At

4.2簡述Tomasulo算法的基本思想。

答：核心思想是：①記錄和檢測指令相關(guān)，操作數(shù)一旦就緒就立即執(zhí)行，把發(fā)生RAW

沖突的可能性減小到最少；②通過寄存器換名來消除WAR沖突和WAW沖突。寄存器換

名是通過保留站來實現(xiàn)，它保存等待流出和正在流出指令所需要的操作數(shù)。

基本思想：只要操作數(shù)有效，就將其取到保留站，避免指令流出時才到寄存器中取數(shù)據(jù)，

這就使得即將執(zhí)行的指令從相應(yīng)的保留站中取得操作數(shù)，而不是從寄存器中。指令的執(zhí)行結(jié)

果也是直接送到等待數(shù)據(jù)的其它保留站中去。因而，對于連續(xù)的寄存器寫，只有最后一個才

真正更新寄存器中的內(nèi)容。一條指令流出時，存放操作數(shù)的寄存器名被換成為對應(yīng)于該寄存

器保留站的名稱(編號)。

□Consideraprogramwiththegivencharacteristics

6

■Instructioncount(I-Count)=10instructions

■30%ofinstructionsareloadsandstores

■D-cachemissrateis5%andI-cachemissrateis1%

■Misspenaltyis100clockcyclesforinstructionand

datacaches

■Computecombinedmissesperinstructionandmemory

stallcycles

CombinedmissesperinstructioninI-CacheandD-Cache

■1%+30%x5%=0.025combinedmissesperinstruction

■Equalto25missesper1000instructions

□Memorystallcycles

■0.025x100(misspenalty)=2.5stallcyclesper

instruction

6

■Totalmemorystallcycles=10x2.5=2,500,000

蹦減施tawMa?

□AprocessorhasCPIof1.5withoutanymemorystalls

■Cachemissrateis2%forinstructionand5%for

data

■20%ofinstructionsareloadsandstores

■Cachemisspenaltyis100clockcyclesforI-cache

andD-cache

□WhatistheimpactontheCPI?

□Answer:

MemStallsperInstruction=0.02x100+0.2x0.05x100=3

CPI=1.5+3=4.5cyclesperinstruction

MemoryStalls

CPI/CPI=4.5/1.5=3

MemoryStallsPerfectCache

Processoris3timesslowerduetomemorystallcycles

CPI=1.5+(1+0.2)X100=121.5(alotworse)

NoCache

3.13有一個流水線由4段組成，其中每當(dāng)流經(jīng)第3段時，總要在該段循環(huán)一次，然后才

能流到第4段。如果每段經(jīng)過一次所需要的時間都是ZV,問：

(1)當(dāng)在流水線的輸入端連續(xù)地每0時間輸入任務(wù)時，該流水線會發(fā)生什么情況？

(2)此流水線的最大吞吐率為多少？如果每2Af輸入一個任務(wù)，連續(xù)處理10個任務(wù)

時的實際吞吐率和效率是多少？

(3)當(dāng)每段時間不變時，如何提高該流水線的吞吐率？仍連續(xù)處理10個任務(wù)時，其

吞吐率提高多少？

解：(1)會發(fā)生流水線阻塞情況。

第1個任務(wù)S1S2S3S3S4

第2個任務(wù)S1S2stallS3S3S4

第3個任務(wù)S1stallS2stallS3S3S4

第4個任務(wù)SIstallS2stallS3S3S4

(2)

段

23Ar

1

T'ax

2AZ

T

pipeline23。

TpD--n/-10/

//T1pipeline-//2乙3°A口r

△E=TP.5/=5%2?54.35%

（3）重復(fù)設(shè)置部件

14AT

吞吐率提高倍數(shù)==1.64

3.17假設(shè)各種分支指令數(shù)占所有指令數(shù)的百分比如下:

條件分支20%（其中的60%是分支成功的）

跳轉(zhuǎn)和調(diào)用5%

現(xiàn)有一條段數(shù)為4的流水線，無條件分支在第二個時鐘周期結(jié)束時就被解析出來，而條

件分支要到第三個時鐘周期結(jié)束時才能夠被解析出來。第一個流水段是完全獨立于指令類型

的，即所有類型的指令都必須經(jīng)過第一個流水段的處理。請問在沒有任何控制相關(guān)的情況下，

該流水線相對于存在上述控制相關(guān)情況下的加速比是多少？

解：沒有控制相關(guān)時流水線的平均CPI=1

存在控制相關(guān)時：由于無條件分支在第二個時鐘周期結(jié)束時就被解析出來，而條件分支

要到第3個時鐘周期結(jié)束時才能被解析出來。所以：

(1)若使用排空流水線的策略，則對于條件分支，有兩個額外的stall,對無條件分支，

有一個額外的stall：

CPI=1+20%*2+5%*1=1.45

加速比S=CPI/1=1.45

(2)若使用預(yù)測分支成功策略，則對于不成功的條件分支，有兩個額外的stall,對無

條件分支和成功的條件分支，有一個額外的stall1：

CPI=1+20%*(60%*1+40%*2)+5%*1=1.33

加速比S=CPI/1=1.33

(3)若使用預(yù)測分支失敗策略，則對于成功的條件分支，有兩個額外的stall；對無條

件分支，有一個額外的stall；對不成功的條件分支，其目標(biāo)地址已經(jīng)由PC值給出，不必等

待，所以無延遲：

CPI=1+20%*(60%*2+40%*0)+5%*1=1.29

加速比S=CPI/1=1.29

4.4假設(shè)有一條長流水線，僅僅對條件轉(zhuǎn)移指令使用分支目標(biāo)緩沖。假設(shè)分支預(yù)測錯誤

的開銷為4個時鐘周期，緩沖不命中的開銷為3個時鐘周期。假設(shè)：命中率為90%,預(yù)測

精度為90%,分支頻率為15%,沒有分支的基本CPI為1。

(1)求程序執(zhí)行的CPI。

(2)相對于采用固定的2個時鐘周期延遲的分支處理，哪種方法程序執(zhí)行速度更快？

解：(1)程序執(zhí)行的CPI=沒有分支的基本CPI(1)+分支帶來的額外開銷

分支帶來的額外開銷是指在分支指令中，緩沖命中但預(yù)測錯誤帶來的開銷與緩沖沒有命

中帶來的開銷之和。

分支帶來的額外開銷=15%*(90%命中X10%預(yù)測錯誤X4+10%沒命中X3)=0.099

所以，程序執(zhí)行的CPI=1+0.099=1.099

(2)采用固定的2個時鐘周期延遲的分支處理CPI=1+15%X2=1.3

由(1)(2)可知分支目標(biāo)緩沖方法執(zhí)行速度快。

4.9設(shè)指令流水線由取指令、分析指令和執(zhí)行指令3個部件構(gòu)成，每個部件經(jīng)過的時間

為43連續(xù)流入12條指令。分別畫出標(biāo)量流水處理機(jī)以及ILP均為4的超標(biāo)量處理機(jī)、超

長指令字處理機(jī)、超流水處理機(jī)的時空圖，并分別計算它們相對于標(biāo)量流水處理機(jī)的加速比。

解：標(biāo)量流水處理機(jī)的時空圖：

執(zhí)行完12條指令需Ti=14Z\t。

超標(biāo)量流水處理機(jī)與超長指令字處理機(jī)的時空圖:

超長指令字處理機(jī)時空圖

超標(biāo)量處理機(jī)時空圖

超標(biāo)量流水處理機(jī)中，每一個時鐘周期同時啟動4條指令。執(zhí)行完12條指令需T2=5

△t,相對于標(biāo)量流水處理機(jī)的加速比為：

_T,_14Ar_

o9———-----2.8

T25M

超長指令字處理機(jī)中，每4條指令組成一條長指令，共形成3條長指令。執(zhí)行完12條

指令需T3=5At,相對于標(biāo)量流水處理機(jī)的加速比為：

”<=T'=-1-4-A-/=27.08

Q54

超流水處理機(jī)的時空圖:

超流水處理機(jī)中，每1/4個時鐘周期啟動一條指令。執(zhí)行完12條指令需T4=5.75At,

相對于標(biāo)量流水處理機(jī)的加速比為：

7,14A/

=2.435

%T\~5.75Ar

4、（10分）假定我們有一臺計算機(jī)，如果所有的cache訪問都命中的話，它的

CPI是2.0。唯一的數(shù)據(jù)訪問指令是store和load,它們占指令總數(shù)的40%,不

命中損失是25個時鐘周期，不命中率是2%。如果所有的指令訪問cache都命

中的話，那么機(jī)器的速度是存在cache不命中時的多少倍？

首先計算所有cache訪問都命中時計算機(jī)的性能：

CPU執(zhí)行時間=（CPU時鐘周期+內(nèi)存停機(jī)周期）x時鐘周期時長

=（ICxCPI+0）x時鐘周期時長

=ICx2.Ox時鐘周期時長

現(xiàn)在計算考慮cache不命中在內(nèi)的真實計算機(jī)性能，我們先計算內(nèi)存停機(jī)周期:

內(nèi)存停機(jī)周期=ICx每條指令訪問內(nèi)存的次數(shù)x不命中率x不命中損失

=ICx（1+0.4）x0.02x25

=ICxO.7

其中（1+0.4）代表每條指令訪問一次內(nèi)存，而占指令總數(shù)40%的store和load

訪問兩次內(nèi)存，所以平均每條指令訪問訪問（1+0.4）次內(nèi)存。這樣總的性能是：

CPU執(zhí)行時間=（ICx2.0+ICxO.7）x時鐘周期時長

=ICx2.7x時鐘周期時長

性能提高的比是執(zhí)行時間之比的倒數(shù)：

cache不命中考慮在內(nèi)的CPU執(zhí)行時間/cache訪問全部命中的CPU執(zhí)行時間為：

2.7xICx時鐘周期時長/2.OxICx時鐘周期時長=1.35

cache訪問全部命中時的速度是有cache不命中時機(jī)器速度的1.35倍。

5、（10分）假設(shè)某臺機(jī)器訪問存儲器都是cache命中，那么它的CPI等于2。

還假設(shè)只有Load和Store指令才能訪問存儲器數(shù)據(jù)，這兩種指令的數(shù)目占整個

程序的40機(jī)如果訪問存儲器時出現(xiàn)cache缺失，則一次缺失需要花費25個時

鐘周期。問這臺機(jī)器在所有指令都cache命中情況比有2%缺失情況快幾倍？

根據(jù)題意，在程序的執(zhí)行過程中平均每條指令需要一次取指令和0.4次訪問數(shù)據(jù)。

因此，在有2%cache缺失時，由于cache缺失帶來的額外開銷為：

ZCxa+0.4）x0.02x25xr=0.7/xCxz

這臺機(jī)器在所有指令都cache命中時，CPU執(zhí)行時間為：

ZCxOTxz-2xZCx/

而在有2%缺失情況時，CPU執(zhí)行時間為：

2xZCxr+0.7x/C,xr=2.7><ZCxr

所以這臺機(jī)器在所有指令都cache命中情況比有2%缺失情況快

27x/Cx

z1.35倍

2x/Cxr

1、（12分）在一臺單流水線處理機(jī)上執(zhí)行下面的程序。每條指令都要經(jīng)過“取

指令”、“譯碼”、“執(zhí)行”和“寫結(jié)果”4個流水段，每個流水段的延遲

時間都是5ns。執(zhí)行部件的輸出端有直接數(shù)據(jù)通路與它的輸入端相連接，執(zhí)

行部件產(chǎn)生的條件碼也直接送入控制器。

K1：MOVER1,#4;R1一向量長度4

K2：LOOP：MOVER2,A(RD;R2—A向量的一個元素

K3：ADDRO,R2；RO—(R0)+(R2)

K4：DNER1,LOOP；R1—(R1)—1,若(R1)WO轉(zhuǎn)向LOOP

K5：MOVESUN,RO;SUN—（R0）,保存結(jié)果

⑴列出指令之間的所有數(shù)據(jù)相關(guān)，包括讀寫'寫讀和寫寫數(shù)據(jù)相關(guān)。

（2）采用預(yù)測轉(zhuǎn)移不成功的靜態(tài)分支預(yù)測技術(shù)，畫出指令流水線的時空圖（可

用指令序號表示），并計算流水線的吞吐率、加速比和效率。

（3）采用預(yù)測轉(zhuǎn)移成功的靜態(tài)分支預(yù)測技術(shù)，計算指令流水線的吞吐率、加速

比和效率。

］、,

（1）指令K1與指令K2之間關(guān)于R1的寫讀數(shù)據(jù)相關(guān)（第1次循環(huán)）

指令K1與指令K4之間關(guān)于R1的寫讀數(shù)據(jù)相關(guān)（第1次循環(huán)）

指令K1與指令K4之間關(guān)于R1的寫寫數(shù)據(jù)相關(guān)（第1次循環(huán)）

指令K2與指令K3之間關(guān)于R2的寫讀數(shù)據(jù)相關(guān)（每次循環(huán)內(nèi)）

指令K2與指令K4之間關(guān)于R1的讀寫數(shù)據(jù)相關(guān)（第次循環(huán)內(nèi)）

指令K3與指令K5之間關(guān)于R0的寫讀數(shù)據(jù)相關(guān)（最后一次循環(huán)）

另外，相鄰循環(huán)體之間的數(shù)據(jù)相關(guān)還有：

指令K4與下一循環(huán)的指令K2之間關(guān)于R1的寫讀數(shù)據(jù)相關(guān)

指令K3與下一循環(huán)的指令K2之間關(guān)于R2的讀寫數(shù)據(jù)相關(guān)

指令K2與下一循環(huán)的指令K2之間關(guān)于R2的寫寫數(shù)據(jù)相關(guān)

指令K3與下一循環(huán)的指令K3之間關(guān)于R0的寫讀數(shù)據(jù)相關(guān)

指令K3與下一循環(huán)的指令K3之間關(guān)于R0的讀寫數(shù)據(jù)相關(guān)

指令K3與下一循環(huán)的指令K3之間關(guān)于R0的寫寫數(shù)據(jù)相關(guān)

指令K4與下一循環(huán)的指令K4之間關(guān)于R1的寫讀數(shù)據(jù)相關(guān)

指令K4與下一循環(huán)的指令K4之間關(guān)于R1的讀寫數(shù)據(jù)相關(guān)

指令K4與下一循環(huán)的指令K4之間關(guān)于R1的寫寫數(shù)據(jù)相關(guān)

（2）采用預(yù)測轉(zhuǎn)移不成功的靜態(tài)分支預(yù)測技術(shù)

1234567891011121314151617181920212223

寫結(jié)果KIK2K3K4K2K3K4K2K3K4K2K3K4K5

執(zhí)行KIK2K3K4K2K3K4K2K3K4K2K3K4K5

譯碼KIK2K3K4K2K3K4K2K3K4K2K3K4K5

取指令KIK2K3K4K2K3K4K2K3K4K2K3K4K5

---->

吞吐率：TP=3x4+2=122(M1PS)

5nsx23

加速比：s=(3x4+2)xq=243

23

效率：￡=(3x4+2)x4=061

23x4

(3)采用預(yù)測轉(zhuǎn)移成功的靜態(tài)分支預(yù)測技術(shù)

加速比：S=-(3><4+-x4-=2.95

19

效率：E=(3x4+2)><4=0.74

19x4

4、(12分)某RISC處理機(jī)的工作主頻為500MHz,有一個Cache和一個主存儲

器，Cache的存取周期為2ns,主存儲器的存取周期為20ns,Cache的命中率為

99%,有20%的L0AD/ST0RE指令，并假設(shè)處理機(jī)速度的瓶頸完全在存儲系統(tǒng)。

(1)求理想情況(Cache的命中率為100%)下的CPI。

(2)計算該RISC處理機(jī)的實際MIPS速率。

(3)如果處理機(jī)的工作主頻提高到1GHz,計算實際CPI和MIPS速率。

4、解答：

(1)

CPI=(2ns+2nsx20%)x500MHz=1.2

(2)

MIPS=1/(2nsx99%+20nsxl%+2nsx20%x99%+20nsx20%x1%)

=l/2.616ns=382.3

(3)

CPI=(2nsx99%+20nsx1%+2nsx20%x99%+20nsx20%xl%)xlGHz

=2.616nsx1GHz=2.616

MIPS=1/2.616ns=382.3

5.10假設(shè)對指令Cache的訪問占全部訪問的75%；而對數(shù)據(jù)Cache的訪問占全部訪問

的25%。Cache的命中時間為I個時鐘周期，失效開銷為50個時鐘周期，在混合Cache中

一次load或store操作訪問Cache的命中時間都要增加一個時鐘周期，32KB的指令Cache

的失效率為0.39%,32KB的數(shù)據(jù)Cache的失效率為4.82%,64KB的混合Cache的失效率為

1.35%。又假設(shè)采用寫直達(dá)策略，且有一個寫緩沖器，并且忽略寫緩沖器引起的等待。試問

指令Cache和數(shù)據(jù)Cache容量均為32KB的分離Cache和容量為64KB的混合Cache相比，

哪種Cache的失效率更低？兩種情況下平均訪存時間各是多少？

解：(1)根據(jù)題意，約75%的訪存為取指令。

因此，分離Cache的總體失效率為：(75%X0.15%)+(25%X3.77%)=1.055%；

容量為128KB的混合Cache的失效率略低一些，只有0.95%。

(2)平均訪存時間公式可以分為指令訪問和數(shù)據(jù)訪問兩部分：

平均訪存時間=指令所占的百分比義(讀命中時間+讀失效率X失效開銷)十

數(shù)據(jù)所占的百分比X(數(shù)據(jù)命中時間+數(shù)據(jù)失效率X失效開銷)

所以，兩種結(jié)構(gòu)的平均訪存時間分別為：

分離Cache的平均訪存時間=75%*(l+0.15%X50)+25%X(1+3.77%X5O)

=(75%X1.075)+(25%X2.885)=1.5275

混合Cache的平均訪存時間=75%X(l+0.95%X50)+25%X(1+l+0.95%X50)

=(75%X1.475)+(25%X2.475)=1.725

因此，盡管分離Cache的實際失效率比混合Cache的高，但其平均訪存時間反而較低。

分離Cache提供了兩個端口，消除了結(jié)構(gòu)相關(guān)。

5.11給定以下的假設(shè)，試計算直接映象Cache和兩路組相聯(lián)Cache的平均訪問時間以

及CPU的性能.由計算結(jié)果能得出什么結(jié)論？

(1)理想Cache情況下的CPI為2.0,時鐘周期為2ns,平均每條指令訪存1.2次；

(2)兩者Cache容量均為64KB,塊大小都是32字節(jié)；

(3)組相聯(lián)Cache中的多路選擇器使CPU的時鐘周期增加了10%；

(4)這兩種Cache的失效開銷都是80ns；

(5)命中時間為1個時鐘周期；

(6)64KB直接映象Cache的失效率為1.4%,64KB兩路組相聯(lián)Cache的失效率為1.0%。

解：平均訪問時間=命中時間+失效率X失效開銷

平均訪問時間?/=2.0+1.4%*80=3.12ns

平均訪問時間2-?=2.0*(1+10%)+1.0%*80=3.0ns

兩路組相聯(lián)的平均訪問時間比較低

CPUtime=(CPU執(zhí)行+存儲等待周期)*時鐘周期

CPUlime=IC(CPI執(zhí)行+總失效次數(shù)/指令總數(shù)*失效開銷)*時鐘周期

=IC((CPI執(zhí)行*時鐘周期)+(每條指令的訪存次數(shù)*失效率*失效開銷*時鐘周期))

CPUlimei-way=IC(2.0*2+1.2*0.014*80)=5.344IC

CPUtime2-way=IC(2.2*2+l.2*0.01*80)=5.36IC

CPU

相對性能比：-----"nie-2way=5.36/5.344=1.003

CPUdm—iway

直接映象cache的訪問速度比兩路組相聯(lián)cache要快1.04倍，而兩路組相聯(lián)Cache的平

均性能比直接映象cache要高1.003倍。因此這里選擇兩路組相聯(lián)。

二、(10分)判斷題：

1、對計算機(jī)系統(tǒng)中經(jīng)常使用的基本單元功能，宜于用軟件來實現(xiàn)，這樣可降低系統(tǒng)的成本。

(F)

2、由于RISC簡化了指令系統(tǒng)，因此，RISC上的目標(biāo)程序比CISC上的目標(biāo)程序要短一些,

程序執(zhí)行的時間就會少一些。(F)

3、流水線調(diào)度是看如何調(diào)度各任務(wù)進(jìn)入流水線的時間，使單功能線性流水線有高的吞吐率

和效率。(T)

4、無論采用什么方法，只要消除流水線的瓶頸段，就能提高流水線的吞吐率和效率。(F)

5、在滿足Cache與主存的一致性方面，寫回比寫直達(dá)法好。(F)

6、在多處理機(jī)上，各個任務(wù)的執(zhí)行時間不同時，在個處理機(jī)總的運行時間均衡的前提下，

取不均勻分配，讓各處理機(jī)所分配的任務(wù)數(shù)要么盡量的多，要么盡量的少，這樣，才可使總

的運行時間減少。(F)

7、Cache組相聯(lián)映象的塊沖突概率比直接映象的高。(F)

8、要使線性流水線的實際吞吐率接近于理想的最大吞吐率，應(yīng)將子過程數(shù)分得越多越好。

(F)

9、在系列機(jī)內(nèi)可以將單總線改為雙總線，以減少公共總線的使用沖突。(F)

1.(X)由于流水線的最大加速比等于流水線深度，所以增加流水段數(shù)總可以增大流水

線加速比。

2.(J)流水線深度受限于流水線的延遲和額外開銷。

3.(V)編譯器可以通過重新排列代碼的順序來消除相關(guān)引起的暫停。

4.(J)多級存儲層次是利用程序局部性原理來設(shè)計的。

5.(V)“Cache一主存”層次：彌補主存速度的不足。

6.(V)“主存一輔存”層次：彌補主存容量的不足。

7.(V)寫調(diào)塊策略是用于寫操作失效時的策略。

8.(V)寫合并是提高寫緩沖利用率的技術(shù)。

9.(J)相聯(lián)度越高，沖突失效就越少。

10.(X)強制性失效和容量失效也受相聯(lián)度的影響。

11.(X)容量失效卻隨著容量的增加而增加。

12.(J)2:1的Cache經(jīng)驗規(guī)則說明容量為N的直接映象Cache的失效率約等于大小為

N/2的兩路組相聯(lián)Cache的失效率。

13.(J)一些降低失效率的方法會增加命中時間或失效開銷。

14.(義)具有越低失效率的計算機(jī)系統(tǒng)性能越高。

15.(X)具有越低平均訪存時間的系統(tǒng)性能越高。

16.(X)具有越低失效率的存儲系統(tǒng)性能越高。

17.(J)具有越低平均訪存時間的存儲系統(tǒng)性能越高。

18.(X)VictimCache是位于CPU和Cache間的又一級Cache。

19.(X)偽相聯(lián)cache取直接映象及組相聯(lián)兩者的優(yōu)點，命中時間小，失效開銷低。

20.(V)偽相聯(lián)cache具有快速命中與慢速命中兩種命中時間。

21.(X)預(yù)取必須和正常訪存操作并行才有意義。

22.(J)預(yù)取必須和正常指令的執(zhí)行并行才有意義。

23.(J)數(shù)據(jù)對存儲位置的限制比指令的少，因此更便于編譯器優(yōu)化。

24.(V)Cache中的寫緩沖器導(dǎo)致對存儲器訪問的復(fù)雜化。

25.(V)Cache命中時間往往會直接影響到處理器的時鐘頻率。

26.(J)采用容量小、結(jié)構(gòu)簡單的Cache會減小cache的命中時間。

27.(J)寫操作流水化會減小cache的命中時間。

28.(V)組相聯(lián)或直接映象Cache中才可能存在沖突失效。

29.(V)TLB是頁表轉(zhuǎn)換查找緩沖器。

30.(V)TLB中的內(nèi)容是頁表部分內(nèi)容的一個副本。

31.(X)程序的時間局部性指程序即將用到的信息很可能與目前正