微機原理與接口技術(shù)-05總線及其形成

第5章總線及其形成

1.總線定義及分類2.幾種常用芯片3.8086的引腳功能及時序4.系統(tǒng)總線的形成5.8088與8086的差異一、總線定義總線是一組公用導(dǎo)線，是計算機系統(tǒng)的重要組成部分。它是計算機系統(tǒng)中模塊（或子系統(tǒng)）之間傳輸數(shù)據(jù)、地址和控制信息的公共通道。通過總線，可以實現(xiàn)各部件之間的數(shù)據(jù)和命令的傳輸。5.1總線定義及分類

在目前的微機系統(tǒng)中，均采用標準化總線結(jié)構(gòu)。采用標準總線具有下列優(yōu)點：簡化系統(tǒng)結(jié)構(gòu)簡化軟、硬件設(shè)計易于系統(tǒng)擴展便于系統(tǒng)更新便于調(diào)試和維修5.1總線定義及分類

二、總線的分類

總線的分類方法很多，按功能層次可以把總線分成下列四類:片內(nèi)總線、元件級總線、系統(tǒng)總線、通信總線。2、元件級總線連接同一個插板內(nèi)各個元件的總線。1、片內(nèi)總線指連接集成電路芯片內(nèi)部各功能單元的信息通路。5.1總線定義及分類

3、系統(tǒng)總線也稱為板級總線，指連接微處理器、主存儲器和I/O接口等系統(tǒng)部件的信息通路，也是連接各個插件板的通路。4、通信總線又稱為I/O總線或外總線，指連接微型計算機主機與I/O設(shè)備、儀器儀表，甚至其他微型計算機的總線。5.1總線定義及分類

本章涉及到的總線及其形成，主要針對系統(tǒng)總線。在微型計算機系統(tǒng)中，系統(tǒng)總線主要有STD、PC/XT、ISA/EISA、MCA、PCI等。

在系統(tǒng)總線形成中，經(jīng)常要使用芯片：三態(tài)門雙向三態(tài)門帶有三態(tài)門輸出的鎖存器一、三態(tài)門典型芯片74LS244

三態(tài)門的輸出Y由G控制

5.2幾種常用芯片

G=0時Y1=A1oA1Y1GY1=A1A1Y1GG=1時74LS244邏輯及引腳

74LS244功能

在實際應(yīng)用中可作為地址總線或控制總線的驅(qū)動芯片，也可用為輸入端口的接口芯片。5.2幾種常用芯片

高阻二、雙向三態(tài)門典型芯片74LS245

G＝1時，A組和B組均為三態(tài)G＝0時，DIR控制數(shù)據(jù)方向5.2幾種常用芯片

G=0DIR=110oA0B0DIRooG0G=DIR=0DIR1oA0B0o0oG74LS245邏輯及引腳

在實際應(yīng)用中可作為數(shù)據(jù)總線雙向驅(qū)動器、地址總線或控制總線單向驅(qū)動以及輸入端口的接口芯片。5.2幾種常用芯片

74LS245功能

方

向DIRE00011XABA、B邊均為高阻AB三、帶有三態(tài)門輸出的鎖存器典型芯片74LS373時序關(guān)系：5.2幾種常用芯片

D觸發(fā)器DQOEGoo1D1QGOE1DG1QOE=074LS373邏輯及引腳

74LS373功能

在實際應(yīng)用中可作為地址總線或控制總線單向驅(qū)動鎖存以及輸出端口的接口芯片。5.2幾種常用芯片

0~GOE01011X為高阻DiQi0011X00X保持(i=7)

構(gòu)成微型計算機系統(tǒng)的核心硬件是微處理器。由CPU引腳信號構(gòu)成系統(tǒng)總線，如圖所示5.38086的引腳功能與時序

5.38086的引腳功能與時序

CPUIntel8086或Intel8088地址鎖存器數(shù)據(jù)收發(fā)器（雙向驅(qū)動器）控制總線驅(qū)動器分時復(fù)用引腳控制信號地址總線數(shù)據(jù)總線控制總線12345678910111213141516171819202122232425262728293031323334353637383940GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDINTEL8086CPUVccAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GTO)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET8086引腳說明最大方式最小方式8086引腳信號

最小方式：適合用于由單處理器組成的小系統(tǒng)。在這種方式中，8086CPU引腳直接產(chǎn)生存儲器或I/O讀寫的所有控制信號。

工作方式控制線。1（接+5V）工作于最小方式0（接地）工作于最大方式MN/MX=1、MN/MX（輸入）一、最小方式下引腳功能及時序5.38086的引腳功能與時序

最大方式：適合用于實現(xiàn)多處理器系統(tǒng)，在這種方式中，8086CPU不直接提供存儲器或I/O讀寫的所有控制信號，而是將當(dāng)前要執(zhí)行的傳送操作類型編碼為三個狀態(tài)位（S2,S1,S0）輸出，由外部的總線控制器8288對狀態(tài)信號進行譯碼產(chǎn)生相應(yīng)的控制信號。5.38086的引腳功能與時序

時鐘信號輸入端2、CLK（輸入）

一個CLK周期稱為一個時鐘周期，它是CPU的最小工作節(jié)拍。CPU執(zhí)行一條指令的時間稱為指令周期。T1T2T3T4基本總線周期8086CPU對外部存儲器或I/O接口進行一次訪問所需要的時間稱為一個總線周期。一個基本的總線周期包括4個時鐘周期。系統(tǒng)復(fù)位信號3、RESET（輸入）系統(tǒng)復(fù)位:至少保持4個時鐘周期的高電平；RESET信號有效時，CPU清除IP、DS、ES、SS、PSW、指令隊列；置CS為0FFFFH。5.38086的引腳功能與時序

計算機系統(tǒng)復(fù)位后的啟動物理地址為：0FFFF0H在總線周期的T1狀態(tài)輸出地址信號；分時復(fù)用的地址/數(shù)據(jù)總線(1)AD15~AD0（輸入/輸出，三態(tài)）在T2～T4狀態(tài)輸出或輸入數(shù)據(jù)。4、地址/數(shù)據(jù)總線5.38086的引腳功能與時序

分時復(fù)用的地址/狀態(tài)信號線(2)A19/S6~A16/S3（輸出，三態(tài)）在T1狀態(tài)輸出地址信號；在T2～T4狀態(tài)輸出狀態(tài)信息。高電平表示地址線的地址信息有效。利用它的下降沿把地址信號和BHE信號鎖存在地址鎖存器（例如74LS373）中。5.38086的引腳功能與時序

5、ALE（輸出）地址鎖存允許信號A19~A16A19/S6~A16/S3A15~A8BHE/S7A7~A08086MN/MX+5VALEAD15~AD8AD7~AD0BHE系統(tǒng)地址總線D4Q4D3Q3D0Q0GOED0Q0D7Q7GOE……D0Q0D7Q7GOE……74LS37374LS37374LS373微處理器級總線●●●●地址總線形成~~5.38086的引腳功能與時序

低電平：表示接收或發(fā)送的數(shù)據(jù)有效；高電平：表示數(shù)據(jù)無效；在數(shù)據(jù)總線形成中，DEN用作為數(shù)據(jù)雙向收發(fā)器74LS245的輸出允許控制信號6、DEN（輸出，三態(tài)）數(shù)據(jù)允許信號5.38086的引腳功能與時序

低電平：表示CPU接收數(shù)據(jù)（讀操作）高電平：表示CPU發(fā)送數(shù)據(jù)（寫操作）在數(shù)據(jù)總線形成中，用于控制雙向緩沖器74LS245的傳送方向。7、DT/R（輸出，三態(tài)）數(shù)據(jù)收/發(fā)信號

數(shù)據(jù)總線是雙向的；DT/R

控制數(shù)據(jù)傳輸方向；DEN控制數(shù)據(jù)有效時間。D15~D8DT/RD7~D08086MN/MX+5VDENAD15~AD8AD7~AD0系統(tǒng)數(shù)據(jù)總線74LS24574LS245微處理器級總線A0B0A7B7EDIR……A0B0A7B7EDIR……●●數(shù)據(jù)總線形成5.38086的引腳功能與時序

低電平：表示CPU正在執(zhí)行向存儲器或I/O端口進行輸出操作；T2～T4狀態(tài)有效。8、WR（輸出，三態(tài)）寫信號5.38086的引腳功能與時序

低電平：表示CPU正在從存儲器或I/O端口寄存器讀取數(shù)據(jù)；

T2～T4狀態(tài)有效。9、RD（輸出，三態(tài)）讀信號高電平：CPU訪問存貯器低電平：CPU訪問I/O端口在Intel8088中，該引腳定義為IO/M，極性與8086的M/IO反相。5.38086的引腳功能與時序

10、M/IO（輸出，三態(tài)）存儲器與I/O端口區(qū)分信號5.38086的引腳功能與時序

讀總線周期5.38086的引腳功能與時序

寫總線周期高電平：表示存儲器或I/O端口準備就緒；低電平：表示存儲器或I/O端口未準備好；11、READY（輸入）準備好信號CPU在T3狀態(tài)檢測READY信號，如果READY為低電平，則插入等待狀態(tài)Tw，同時再次檢測READY信號，直到READY為高電平，則進入T4狀態(tài)，完成本次總線周期。5.38086的引腳功能與時序

高電平：CPU繼續(xù)處于等待狀態(tài)；低電平：CPU執(zhí)行下一條指令。12、TEST（輸入）測試信號當(dāng)CPU執(zhí)行WAIT指令的操作時，每隔5個時鐘周期對TEST輸入端進行一次測試：5.38086的引腳功能與時序

13、BHE/S7（輸出，三態(tài)）分時復(fù)用的地址/狀態(tài)信號線BHE有效時表示使用高8位數(shù)據(jù)線AD15~AD8；否則只使用低8位數(shù)據(jù)線AD7~AD0

。5.38086的引腳功能與時序

CPU有兩類硬件中斷：非可屏蔽中斷:NMI（Non-MaskableInterrupt可屏蔽中斷:INTR條件：NMI出現(xiàn)上升沿動作：CPU在執(zhí)行完現(xiàn)行指令后，立即進入中斷服務(wù)子程序。注意：CPU中斷響應(yīng)不受標志寄存器中斷允許標志位IF狀態(tài)的影響。14、NMI（輸入）非可屏蔽中斷請求輸入信號CPU有兩類硬件中斷：非可屏蔽中斷:NMI（Non-MaskableInterrupt可屏蔽中斷:INTR5.38086的引腳功能與時序

可屏蔽中斷請求輸入信號15、INTR（輸入）條件：INTR高電平IF＝1動作：CPU發(fā)出中斷響應(yīng)信號；從外設(shè)讀取中斷類型號；進入中斷服務(wù)子程序。注意：CPU對可屏蔽中斷的響應(yīng)受中斷允許標志位IF狀態(tài)的影響。

5.38086的引腳功能與時序

在相鄰的兩個總線周期中輸出兩個負脈沖16、INTA（輸出）中斷響應(yīng)信號AD7~AD0T1T2T3T4T1T1T1T1T2T3T4空閑狀態(tài)ALEINTA中斷類型號通知外設(shè)，其中斷請求被接收由外設(shè)向CPU提供中斷類型號5.38086的引腳功能與時序

CPU總線使用權(quán)可以由外設(shè)控制,有總線申請信號和總線授予信號17、HOLD（輸入）總線申請信號5.38086的引腳功能與時序

18、HLDA（輸出）總線授予信號高電平有效；CPU讓出總線控制權(quán)，使CPU所有具有三態(tài)的引腳處于高阻狀態(tài)；HLDA信號與HOLD信號配合使用。HOLDAcknowledge5.38086的引腳功能與時序

總線請求響應(yīng)過程：外部設(shè)備向CPU發(fā)出總線使用請求（HOLD高電平）；CPU讓出總線控制權(quán)，給出HLDA信號；外部設(shè)備撤消HLOD信號，CPU恢復(fù)對總線的控制權(quán)。5.38086的引腳功能與時序

T1T4或CLKHOLDHLDA≈≈≈總線請求和總線授予時序5.38086的引腳功能與時序

當(dāng)MN/MX引腳接地時，8086CPU工作于最大方式。

為了滿足多處理器系統(tǒng)的需要，又不增加引腳個數(shù)，8086CPU工作在最大方式時，有24～31控制引腳與最小方式時功能不同，而其他引腳與最小方式時功能是相同的。二、最大方式下引腳功能及時序5.38086的引腳功能與時序

CPU通過24～31控制引腳輸出操作狀態(tài)信息，這些控制引腳各自有獨立的意義，外部通過8288總線控制器譯碼方法來產(chǎn)生更多具體的控制信號。這些控制引腳的功能定義如下：5.38086的引腳功能與時序1、QS1

、QS0（輸出）指令隊列狀態(tài)輸出線。它們用來提供8086內(nèi)部指令隊列的狀態(tài)。QS1QS0指令隊列狀態(tài)00無操作，隊列中指令未被取出01從隊列中取出當(dāng)前指令的第一字節(jié)10隊列空11從隊列中取出指令的后續(xù)字節(jié)5.38086的引腳功能與時序

2、S2、S1、S0（輸出，三態(tài)）狀態(tài)信號輸出線，這3位狀態(tài)的組合表示CPU當(dāng)前總線周期的操作類型。8288總線控制器接收這3位狀態(tài)信息，產(chǎn)生訪問存儲器和I/O端口的控制信號和對74LS373、74LS245的控制信號。下表給出了這3個狀態(tài)信號的編碼及由8288產(chǎn)生的對應(yīng)信號。5.38086的引腳功能與時序

S2、S1、S0組合規(guī)定的狀態(tài)IORC讀I/O端口001IOWC、AIOWC寫I/O端口010無暫停011MRDC取指令100無保留111MWTC、AMWC寫存儲器110MRDC讀存儲器101INTA中斷響應(yīng)0008288產(chǎn)生的信號操作狀態(tài)S1S2S03、LOCK（輸出，三態(tài)）

總線鎖定信號，低電平有效。CPU輸出此信號表示不允許總線上的主控設(shè)備占用總線。該信號由指令前綴LOCK使其有效，并維持到下一條指令執(zhí)行完畢為止。

此外，CPU的INTR引腳上的中斷請求也會使LOCK引腳從第一個INTA脈沖開始直至第二個INTA脈沖結(jié)束保持低電平。這樣就保證在中斷響應(yīng)周期之后，其他主控設(shè)備才能占用總線。5.38086的引腳功能與時序

這兩條引腳都是雙向的，低電平有效，用于輸入總線請求信號和輸出總線授權(quán)信號。RQ/GT0優(yōu)先級高于RQ/GT1，這兩根引腳主要用于不同處理器之間連接控制用。8086最大方式時總線請求和總線授予時序如下圖所示。4、RQ/GT1和RQ/GT0(輸入/輸出)5.38086的引腳功能與時序

8086最大方式時總線請求和總線授予時序CLKT4或T1RQ/