《數(shù)字系統(tǒng)設(shè)計基礎(chǔ)》課件第4章

4.1組合邏輯電路分析

4.2常用組合邏輯電路的介紹4.3單元級組合邏輯電路的分析方法4.4組合邏輯電路的設(shè)計

4.5組合邏輯電路中的競爭與冒險習題

第4章組合邏輯電路在日常生活和生產(chǎn)實踐中人們遇到了各種各樣的邏輯問題，為解決這些邏輯問題而設(shè)計的邏輯電路不勝枚舉。解決邏輯問題的電路通稱邏輯電路。一個數(shù)字信號的處理系統(tǒng)包含了許許多多的邏輯電路。一般邏輯電路可以分為兩大類：組合邏輯電路和時序邏輯電路。

組合邏輯電路是比較簡單的一類邏輯電路，它具有以下特點：從電路結(jié)構(gòu)上看，只有輸入到輸出的通路，沒有輸出到輸入的通路，電路不存在反饋，不包含記憶元件；從邏輯功能上看，電路任何時刻的輸出僅僅取決于該時刻的輸入信號，而與這一時刻輸入信號作用前電路的狀態(tài)沒有任何關(guān)系。組合邏輯電路的特點可用圖4－1所示框圖來表示。框圖所示為多輸入、多輸出的組合邏輯電路。輸入信號x1，x2

，…，xm為二值邏輯信號，輸出信號y1，y2

，…，yn為輸入信號的函數(shù)，n可以不等于m。輸入/輸出表達式可描述為

圖4－1組合邏輯電路框圖組合邏輯電路的分析就是找出給定邏輯電路的輸出和輸入之間的關(guān)系，從而確定給定邏輯電路的邏輯功能。分析方法通常采用代數(shù)法，一般的分析步驟如下：

(1)根據(jù)給定組合邏輯電路的邏輯圖，從輸入端開始，逐級推導出輸出邏輯函數(shù)表達式。

(2)由輸出函數(shù)表達式，列出它的真值表。

(3)由邏輯函數(shù)表達式或真值表，總結(jié)給定組合邏輯電路的邏輯功能。4.1組合邏輯電路分析圖4－2異或電路邏輯圖

【例4－1】

分析圖4－2所示組合邏輯電路。

該電路是由4個與非門構(gòu)成的三級門電路結(jié)構(gòu)。組合邏輯電路中的“級”數(shù)，是指從某一輸入信號發(fā)生變化到引起輸出也發(fā)生變化所經(jīng)歷的邏輯門的最大數(shù)目。通常將輸入級作為第一級，順序推之。該電路具體分析如下：

解

(1)設(shè)中間變量a、b、c如圖4－2所示，根據(jù)器件的基本功能，有

表4－1式(4－1)真值表最后寫出輸出函數(shù)表達式為

(4－1)

(2)由式(4－1)可列出其真值表，如表4－1所示。

(3)從真值表可見，該邏輯電路的功能是，當輸入信號A和B相異時，輸出為高電平；當A和B相同時，輸出為低電平，電路的功能是“異或”邏輯功能。

【例4－2】

分析圖4－3所示的邏輯電路。圖4－3例4－2邏輯圖

解從邏輯圖可以寫出如下的輸出邏輯表達式：

利用邏輯表達式，列出表4－2所示的真值表。

從真值表可以看出，當輸入變量A、B、C中有兩個或兩個以上取值為1時，輸出Z為1，否則輸出Z為0。所以此電路是一個多數(shù)表決電路。表4－2函數(shù)Z的真值表4.2.1加法器

加法器是一種算術(shù)運算電路，其基本功能是實現(xiàn)兩個二進制數(shù)的加法運算。計算機CPU中的運算器本質(zhì)上就是一種既能完成算術(shù)運算，又能完成邏輯運算的單元電路。

1.一位全加器

1)半加器

僅對兩個1位二進制數(shù)Ai和Bi進行的加法運算稱為“半加”。實現(xiàn)半加運算功能的邏輯部件叫做半加器(HalfAdder)，簡稱HA。如圖4－4為半加器的邏輯符號。表4－3為半加器的真值表。4.2常用組合邏輯電路的介紹圖4－4半加器邏輯符號表4－3半加器的真值表其中Ai和Bi分別表示被加數(shù)和加數(shù)輸入，Si為本位和輸出，Ci+1為向相鄰高位的進位輸出，“∑”為加法器的限定符，“CO”為運算單元進位輸出的限定符。半加器的輸出邏輯函數(shù)表達式為

2)全加器

對兩個1位二進制數(shù)Ai和Bi連同低位來的進位Ci進行的加法運算稱為“全加”。實現(xiàn)全加運算功能的邏輯部件叫做全加器(FullAdder)，簡稱FA。實現(xiàn)的邏輯電路如圖4－5所示，對該電路分析可得全加器的輸出邏輯函數(shù)表達式為

圖4－51位二進制數(shù)全加器兩個1位二進制數(shù)全加功能真值表如表4－4所示。表中的Ai和Bi分別表示被加數(shù)和加數(shù)輸入，Ci表示來自相鄰低位的進位輸入，Si為本位和輸出，Ci+1為向相鄰高位的進位輸

出。1位二進制數(shù)全加器的邏輯符號如圖4－6所示。表4－41位二進制數(shù)全加功能真值表圖4－61位二進制數(shù)全加器的邏輯符號

2.中規(guī)模4位二進制數(shù)并行加法器

1)4位逐位進位加法器

在1位全加器的基礎(chǔ)上，可以構(gòu)成多位加法電路，如圖4－7所示為4位二進制數(shù)相加逐位進位的加法電路。由于每一位相加結(jié)果必須等到低一位的進位產(chǎn)生以后才能建立，即

串行進位，故4位逐位進位加法器最大的缺點是運算速度慢，但電路結(jié)構(gòu)簡單，在一些中低速數(shù)字設(shè)備中得到應用。圖4－74位逐位進位加法器

2)4位超前進位加法器

4位超前進位加法器的邏輯電路如圖4－8所示。每位加法器不必等低位的運算結(jié)果，即進行“并行進位”，提高了運算速度。它除了可進行二進制數(shù)的加法運算，還可做減法、

乘法運算和碼組變換、數(shù)碼比較等。

74283是典型的中規(guī)模4位二進制數(shù)并行加法器，其邏輯符號如圖4－9所示。其中A3A2A1A0和B3B2B1B0分別為4位二進制被加數(shù)和加數(shù)輸入，CI為低位的進位輸入，S3S2S1S0為相加結(jié)果的4位和輸出，CO為相加后的進位輸出。國標符號中的P、Q為操作數(shù)限定符，∑為和輸出限定符。圖4－84位超前進位加法器的邏輯電路圖4－94位超前進位加法器邏輯符號4.2.2數(shù)值比較器

數(shù)字系統(tǒng)中，有時需要比較兩個數(shù)字的大小。數(shù)值比較器是能完成對兩個二進制數(shù)進行大小比較的邏輯電路。其通用邏輯符號如圖4－10所示。

1．1位數(shù)值比較器

1位數(shù)值比較器是對兩個1位二進制數(shù)A和B進行比較。圖4－11所示即為1位數(shù)值比較器的邏輯圖。圖4－10通用邏輯符號圖4－111位數(shù)值比較器的邏輯圖分析圖4－11所示電路，可以寫出電路的邏輯表達式為

列出1位數(shù)值比較器的真值表如表4－5所示。由真值表可見，該電路完成了1位二進制數(shù)A和B數(shù)值大小的比較功能。當A＜B

時，F(xiàn)A<B輸出為1；當A＞B時，F(xiàn)A>B輸出為1；當A=B時，F(xiàn)A=B輸出為1。表4－51位數(shù)值比較器真值表

2.4位數(shù)值并行比較器

在1位數(shù)值比較器的基礎(chǔ)上，構(gòu)成了如圖4－12所示的4位數(shù)值并行比較器。其中的A3~A0、B3~B0是待比較的兩個4位二進制數(shù)，3個輸入端IA＞B、IA=B、IA＜B為級聯(lián)輸入端，

FA>B、FA<B、FA=B為比較結(jié)果輸出端。4位數(shù)值比較器的真值表如表4－6所示。圖4－124位數(shù)值比較器邏輯圖表4－64位數(shù)值比較器真值表由真值表可知4位數(shù)值比較器的比較原則是：先從高位數(shù)比起，若高位不等，即可判斷出數(shù)值的大小，而不必關(guān)心低位數(shù)；若高位數(shù)相等，再比較低位數(shù)，比較結(jié)果由低位決定。圖4－134位二進制數(shù)并行比較器的邏輯符號如果4位比較結(jié)果都相等，輸出狀態(tài)則取決于級聯(lián)輸入端IA＞B、IA＝B、IA＜B的狀態(tài)。因此，當沒有更低位參與比較時，芯片的級聯(lián)輸入端IA＞B、IA＝B、IA＜B應分別接0、1、0，以便在A、B兩數(shù)相等時，產(chǎn)生FA＝B的比較結(jié)果輸出，這一點在使用時必須注意。4位數(shù)值比較器的邏輯符號如圖4－13所示。

3.比較器的級聯(lián)擴展

4位數(shù)值比較器可直接用來比較兩個4位或小于4位的二進制整數(shù)的大小。當兩個待比較的數(shù)的位數(shù)超過4位時，往往要將多個比較器級聯(lián)使用。利用級聯(lián)輸入端IA＞B、IA＝B、IA＜B，可以方便地實現(xiàn)比較器功能的擴展。

【例4－3】

試比較兩個7位二進制整數(shù)的大小。

解采用兩塊4位比較器組件，用分段比較的方法可以實現(xiàn)對7位二進制數(shù)的比較，其邏輯圖如圖4－14所示。注意低位模塊的級聯(lián)輸入分別接“0”、“1”、“0”，本電路中比較器高位多余輸入端接“0”處理。圖4－147位二進制數(shù)并行比較器4.2.3編碼器

編碼是對多種信息進行人為的數(shù)碼指定，即給每一種信息指定一個具體的數(shù)碼。例如，用二進制數(shù)碼表示十進制數(shù)，稱為二—十進制編碼；電子設(shè)備中將字符變換成二進制數(shù)碼，稱為字符編碼。編碼就是將輸入信號轉(zhuǎn)換成對應的數(shù)碼信號輸出，能實現(xiàn)編碼功能的電路稱為編碼器。實際中，按照被編碼信號的不同特點和要求，有二進制編碼器、二—十進制編碼器和優(yōu)先編碼器之分。

1.二進制編碼器

用n位二進制代碼對2n個信息進行編碼的電路，叫做二進制編碼器。例如，n=3，可以對8個信息進行編碼。這種編碼器有一個特點：任何時刻只允許輸入一個有效信號，不允許

多個輸入信號同時有效，因而其輸入是一組有約束的變量。輸出是3位二進制代碼。如表4－7所示為3位二進制編碼器真值表，8個信息輸入，3位編碼輸出，輸入信息高電平有效，

輸出編碼用原碼表示。表4－73位二進制編碼器的真值表

2.優(yōu)先編碼器

優(yōu)先編碼器常用于優(yōu)先中斷系統(tǒng)和鍵盤編碼。與普通編碼器不同，優(yōu)先編碼器允許多個輸入信號同時有效，但只按其中優(yōu)先級別最高的有效輸入信號編碼。常用的中規(guī)模優(yōu)先編碼器有8—3線優(yōu)先編碼器CT54148/CT74148、CT54LS148/CT74LS148及10—4線優(yōu)先編碼器CT54147/CT74147、CT54LS147/CT74LS147、CC40147等。圖4－15給出了8—3線優(yōu)先編碼器CT54148/CT74148的邏輯電路。圖4－1574148優(yōu)先編碼器邏輯圖分析圖4－15所示優(yōu)先編碼器邏輯圖，不考慮、YS

、信號，則由電路可得編碼輸出表達式為

按上式列出8—3線優(yōu)先編碼器的真值表，如表4－8所示。表4－88—3線優(yōu)先編碼器真值表由功能表可知，輸入和輸出的有效工作電位均為低電平。即當~

8個輸入端中有一個輸入為低電平時，對應輸出一組用反碼表示的3位二進制代碼。例如當輸入端為低電平時，輸出=101，用二進制的反碼形式表示。

優(yōu)先編碼器允許多個輸入信號同時有效，但只按其中優(yōu)先級別最高的有效輸入信號編碼?？梢?，優(yōu)先權(quán)最高，優(yōu)先權(quán)最低，下腳標號越大，優(yōu)先權(quán)越高。為輸入控制端，或稱為選通輸入端，低電平有效。=0，電路允許編碼；=1，電路禁止編碼，輸出、、均為高電平。YS為選通輸出端，當允許編碼而無信號輸入時，YS=0，其余情況下YS=1。

為擴展端，可以用來擴展編碼器功能。8—3線優(yōu)先編碼器CT54148/CT74148的邏輯符號如圖4－16所示。圖中小圓圈表示低電平有效。圖4－16CT54148/CT74148的邏輯符號

3.編碼器的擴展

圖4－17所示為由兩片8—3線優(yōu)先編碼器擴展為16—4線優(yōu)先編碼器的電路。圖中將高位片選通輸出端YS接到低位片選通輸入端。當高位片…

輸入線中有一個為0時，高位片YS=1，控制著低位片端，使低位片=1，則低位片被封鎖，低位片=111。此時，編碼器的總輸出取決于高位片的輸出。例：輸入0電平，則高位

片=010，高位片=0，因此，總編碼輸出

=0010。圖4－178—3線優(yōu)先編碼器擴展為16—4線優(yōu)先編碼器當高位片…線輸入全部高電平時，高位片不進行編碼，則高位片的YS=0，=1，使低位片=0，低位片正常編碼。例如，線輸入為低電平，則低位片

=011，總編碼輸出為=1011。4.2.4譯碼器

譯碼是編碼的逆過程，是將輸入的二進制代碼賦予的含義翻譯過來，給出相應的輸出高、低電平信號。常用的譯碼器電路有二進制譯碼器、二—十進制譯碼器和顯示譯碼器。

1.二進制譯碼器

二進制譯碼器輸入端若是n位二進制代碼，相應地則有2n個輸出端。對輸入的每一種可能的代碼組合，有且僅有一個輸出信號為有效電平。

圖4－18是2位二進制譯碼器的邏輯電路。圖4－182位二進制譯碼器由圖4－18可得輸出端的表達式為

由邏輯表達式可得2位二進制譯碼器的真值表，如表4－9所示。表4－92位二進制譯碼器的真值表由真值表可以看出，A1、A0為地址輸入端，其中A1為高位地址端。為狀態(tài)信號輸出端，上的非號表示低電平有效。為使能端，低電平有效。當=1時，禁止譯碼器工作，所有輸出均為高電平;當=0時，允許譯碼器工作，中有一個為有效低電平輸出。如果用表示i端的輸出，mi表示輸入地址變量A1、A0的一個最小項，則輸出函數(shù)可寫成

可見，譯碼器的每一個輸出對應輸入變量的一組取值。當使能端有效時，對于低電平有效的譯碼器輸出，它正好是輸入變量最小項的非。因此變量譯碼器也稱為最小項發(fā)生器。2位二進制譯碼器的邏輯符號如圖4－19所示。圖4－192位二進制譯碼器的邏輯符號

2．常用中規(guī)模譯碼器

常用的中規(guī)模譯碼器有2—4線譯碼器、3—8線譯碼器和4—16線譯碼器。

1)雙2—4線譯碼器74139

中規(guī)模譯碼器74139芯片內(nèi)部有兩個獨立的2—4線譯碼器，它們的功能都和上述2位二進制譯碼器相同。當=1時，芯片不進行譯碼，輸出全為1；當=0時，芯片工作，進行譯碼，對應譯碼地址輸入端A1、A0的每一組代碼輸入，都能譯成在對應輸出端輸出低電平0。

2)3—8線譯碼器74138

圖4－20所示為3—8線譯碼器的邏輯電路，A2、A1、A0為3位地址輸入端，A2為最高位地址端。為狀態(tài)信號輸出端，低電平有效。E1、、是三個使能端。由3—8線譯碼器真值表4－10可看出，只有當使能端E1為高電平且和均為低電平時，譯碼器才有有效狀態(tài)信號輸出，若有一個使能條件不滿足要求，則譯碼器不工作，輸出全為高電平。表4－103－8線譯碼器的真值表圖4－203—8線譯碼器的邏輯電路表4－103—8線譯碼器的真值表如果用Yi表示i端的輸出，則輸出函數(shù)為

可見，當使能端有效時，每個輸出函數(shù)也正好等于輸入變量最小項的非，即

圖4－213—8線譯碼器的邏輯符號

3—8線譯碼器的邏輯符號如圖4－21所示。

3)二—十進制(4—10線)譯碼器7442

二—十進制譯碼器也稱BCD譯碼器，它的功能是將輸入的BCD碼譯成10個高、低電平輸出信號，因此也稱4—10線譯碼器。圖4－22是二—十進制譯碼器7442的邏輯圖和邏輯符號。輸入端A3~A0為BCD編碼地址輸入，~為低電平有效輸出。4位輸入變量有16種組合，故取前10種組合方式為有效輸入，后6種為無效輸入狀態(tài)。當為無效輸入時，

~所有輸出均為高電平。真值表如表4－11所示。圖4－22二—十進制譯碼器

表4－11二—十進制譯碼器的真值表

3.譯碼器的擴展

合理利用選通端，可以擴展譯碼器的邏輯功能。圖4－232—4線譯碼器構(gòu)成3—8線譯碼器

1)兩片2—4線譯碼器構(gòu)成3—8線譯碼器

如圖4－23所示電路，當A2=0時，片的=0，正常工作，片Ⅰ的輸出值取決于輸入地址A1A0；片Ⅱ的

=1，片Ⅱ被封鎖，片Ⅱ的輸出=1111。

當A2=1時，片Ⅰ的=1，片Ⅰ被封鎖，即

=1111，片Ⅱ的=0，正常工作，在輸入地址A1A0作用下有輸出。

【例4－3】當A2A1A0分別等于010和101時，分析圖4－23所示電路的工作情況。

解當A2A1A0=010時，由于A2=0，片Ⅱ被封鎖，所以片Ⅱ的輸出=1111；片Ⅰ工作(譯碼)，因A1A0=10，故=0?？傒敵鰹?/p>

當A2A1A0=101時，A2=1，片Ⅰ被封鎖，=1111；而片Ⅱ工作，因A1A0=01，故=0。此時總輸出為

=11011111符合3—8線譯碼器真值表。

2)兩片3—8線譯碼器構(gòu)成4—16線譯碼器

利用兩片3—8線譯碼器可以構(gòu)成4—16線譯碼器，如圖4－24所示。EN分別控制兩片3—8線譯碼器的使能端，使兩片譯碼器輪流工作。輸入地址中高位地址輸入端A3控制兩片譯碼器的另外使能端，低3位地址A2A1A0同時控制兩片譯碼器的3位地址輸入來確定被選中芯片的哪一輸出端輸出低電平，而未選中芯片的輸出均為高電平1。圖4－243—8線譯碼器組成4—16線譯碼器

4.譯碼器的應用

1)作數(shù)據(jù)分配器使用

變量譯碼器還可以作為數(shù)據(jù)分配器使用。如圖4－25所示，將使能端端作為數(shù)據(jù)輸入端D，A1A0作為分配地址，就構(gòu)成了4輸出的數(shù)據(jù)分配器。例如，當A1A0=10時，若輸入D=1，即=1，譯碼器使能端低電平有效，輸出

全為1，故有=1=D。D=0時，即=0，譯碼器工作，A1A0=10，則=0=D。故無論D=1或0，都等于D，所以說，數(shù)據(jù)被分配給輸出端。圖4－25譯碼器作數(shù)據(jù)分配器

2)顯示譯碼器

數(shù)字系統(tǒng)中，經(jīng)常需要將數(shù)字、文字、符號的二進制代碼翻譯成人們習慣的形式直觀地顯示出來，以便掌握和監(jiān)控系統(tǒng)的運行情況。把二進制代碼翻譯出來以供顯示器件顯示的電路稱為顯示譯碼器。

與二進制譯碼器不同，顯示譯碼器是用來驅(qū)動顯示器件，以顯示數(shù)字或字符。顯示譯碼器隨顯示器件的類型而異，常用的是7個字段構(gòu)成字形的發(fā)光二極管(LED)數(shù)碼管，與之相配的有BCD七段顯示譯碼器。所謂七段顯示如圖4－26所示，當給其中某些段加一定驅(qū)動電壓或者電流時，這些段發(fā)光，顯示出相應的數(shù)碼。圖4－26七段顯示譯碼器圖4－27為七段顯示譯碼器的電路原理圖。圖4－27集成數(shù)字顯示譯碼器其中A3、A2、A1、A0為BCD碼輸入信號，Ya…Yg為譯碼器的7個輸出(高電平有效)。由圖可得：集成時為了擴大功能，增加熄滅輸入信號、燈測試信號、滅零輸入和滅零輸出。其功能介紹如下：

(1)為消隱輸入。當=0時，不管其它輸入端狀態(tài)如何，七段數(shù)碼管均處于熄滅狀態(tài)，不顯示數(shù)字。

(2)為燈測試輸入。當=1，=0時，不管輸入A3A2A1A0狀態(tài)如何，七個段均發(fā)亮，顯示“8”，它主要用來檢測數(shù)碼管各段是否損壞。

(3)為滅零輸入。當=

=1，=0時，輸入A3A2A1A0為0000，各段均熄滅，不顯示“0”。而A3A2A1A0為其它各種組合時，正常顯示。它主要用來熄滅無效的零。如0093.2300，顯然前兩個零和后兩個零均無效，則可使用使之熄滅，顯示93.23。

(4)為滅零輸出。當本位的“0”熄滅時，=0，在多位顯示系統(tǒng)中，它與下一位的相連，通知下一位如果是零也可熄滅。

表4－12為七段顯示譯碼器真值表。七段顯示譯碼器邏輯符號如圖4－28所示。表4－12七段顯示譯碼器真值表圖4－28七段顯示譯碼器邏輯符號4.2.5數(shù)據(jù)選擇器

數(shù)據(jù)選擇器(DataSelector)又稱多路選擇器(Multiplexer，簡稱MUX)，是一種多輸入、單輸出的組合邏輯器件。在輸入地址碼的控制下，能夠從多路輸入數(shù)據(jù)中選擇一路輸出，以實現(xiàn)數(shù)據(jù)的選擇。n位地址輸入的數(shù)據(jù)選擇器，有2n位數(shù)據(jù)輸入，1位數(shù)據(jù)輸出。常用的選擇器有2選1、4選1、8選1等多種類型數(shù)據(jù)選擇器。

1.4選1數(shù)據(jù)選擇器

雙4選1數(shù)據(jù)選擇器的電路如圖4－29所示，它包含兩個4選1數(shù)據(jù)選擇器。A1、A0是兩個選擇器的公共地址輸入端，D0～D3為4路數(shù)據(jù)輸入端，Y為數(shù)據(jù)輸出端。是選通

端，低電平有效。經(jīng)分析可知，當=1時，數(shù)據(jù)選擇器不工作，輸出Y=0；當=0時，數(shù)據(jù)選擇器工作，通過地址輸入A1、A0的4種組合，從D0～D34路數(shù)據(jù)中選擇其中1路輸

出。其功能表見表4－13，邏輯符號如圖4－30所示。圖4－29雙4選1數(shù)據(jù)選擇器原理圖圖4－30雙4選1數(shù)據(jù)選擇器邏輯符號表4－13雙4選1數(shù)據(jù)選擇器真值表由功能表可寫出=0時4選1數(shù)據(jù)選擇器函數(shù)表達式：

通過上式可以看出，數(shù)據(jù)選擇器實際上就是一個邏輯函數(shù)的最小項輸出器。當A1、A0給定后，只有與其對應的一路數(shù)據(jù)才能輸出，從而實現(xiàn)數(shù)據(jù)選擇的功能。

2.8選1數(shù)據(jù)選擇器74LS151

74LS151為互補輸出的8選1數(shù)據(jù)選擇器，地址輸入端為A2、A1、A0，按二進制譯碼，從8個輸入數(shù)據(jù)D0～D7中選擇一路輸出。是選通端，低電平有效。8選1數(shù)據(jù)選擇器真

值表見表4－14，邏輯符號如圖4－31所示。表4－148選1數(shù)據(jù)選擇器真值表圖4－318選1數(shù)據(jù)選擇器邏輯符號由真值表可寫出8選1數(shù)據(jù)選擇器邏輯函數(shù)表達式為

3.數(shù)據(jù)選擇器的功能擴展

合理地利用數(shù)據(jù)選擇器的選通端，可以實現(xiàn)數(shù)據(jù)選擇器的功能擴展。

圖4－32是將雙4選1數(shù)據(jù)選擇器擴展為8選1選擇器的邏輯圖。兩個4選1數(shù)據(jù)選擇器有8個數(shù)據(jù)輸入端，但4選1數(shù)據(jù)選擇器只有2位地址碼輸入，而8選1數(shù)據(jù)選擇器需3位地址碼輸入，故最高位地址碼輸入只能借用選通端。圖4－32雙4選1數(shù)據(jù)選擇器擴展為8選1選擇器圖中，A2是8選1數(shù)據(jù)選擇器地址端的最高位，A0是最低位。A2控制兩個4選1選擇器的選通端，使兩個數(shù)據(jù)選擇器輪流工作。當A2=0時，片2被封鎖，Y2=0，片1工作，由低兩位地址A1A0來選擇片1中1D0～1D3的數(shù)據(jù)輸出，此時Y=Y1；當A2=1時，片1輸出被封鎖，Y1=0，片2工作，由低兩位地址A1A0選擇片2中2D0～2D3數(shù)據(jù)的輸出，此時Y=Y2。圖4－33所示為由4片8選1數(shù)據(jù)選擇器和1片4選1數(shù)據(jù)選擇器構(gòu)成的32選1數(shù)據(jù)選擇器電路。當高兩位地址A4A3=00時，由低三位地址A2～A1選擇片Ⅰ輸入D0～D7中數(shù)據(jù)；A4A3=01時，由A2～A0選擇片Ⅱ輸入D8～D15中數(shù)據(jù)；A4A3=10時，由A2～A0選擇片Ⅲ輸入D16～D23中數(shù)據(jù)；A4A3=11時，由A2～A0選擇片Ⅳ輸入D24～D31中數(shù)據(jù)。圖4－338選1擴展為32選1數(shù)據(jù)選擇器電路

1.以譯碼器、數(shù)據(jù)選擇器為核心的組合邏輯電路分析

以譯碼器、數(shù)據(jù)選擇器為核心的組合邏輯電路的分析步驟如下：

(1)寫出邏輯表達式。

(2)列出真值表。

(3)分析電路的邏輯功能。4.3單元級組合邏輯電路的分析方法

【例4－4】

分析圖4－34所示電路的邏輯功能。

解

(1)根據(jù)雙4選1數(shù)據(jù)選擇器電路，寫出其輸出邏輯表達式為

(2)根據(jù)表達式，寫出邏輯真值表如表4－15所示。圖4－34例4－4邏輯電路表4－15例4－4邏輯真值表

(3)功能分析。

由真值表判斷，此電路是1位全加器功能電路。A是低位的進位，B、C是兩個加數(shù)，Y1為全加器的本位和S，Y2為全加器向高位的進位CO。

2.以優(yōu)先編碼器、超前進位加法器、數(shù)值比較器

為核心的組合邏輯電路

以優(yōu)先編碼器、超前進位加法器、數(shù)值比較器為核心的組合邏輯電路的分析步驟如下：

(1)列出邏輯真值表。

(2)分析電路的邏輯功能。

【例4－5】分析圖4－35所示組合邏輯電路的功能。已知輸入A3A2A1A0為5421BCD碼。

解該電路由1片4位二進制數(shù)比較器7485和1片4位二進制數(shù)加法器7483構(gòu)成，要寫出表達式比較困難，可以直接根據(jù)加法器和比較器的功能，列出電路的真值表，如表4－16所示。

從真值表可見，輸入A3A2A1A0是5421BCD碼時，輸出Y3Y2Y1Y0為8421BCD碼。因此，該電路是一個5421BCD/8421BCD轉(zhuǎn)換電路。圖4－35例4－5邏輯電路表4－16例4－5電路真值表組合邏輯電路的設(shè)計與分析是一個相反的過程，主要是將邏輯命題的設(shè)計要求用邏輯函數(shù)來描述，再用具體的電路加以實現(xiàn)。設(shè)計時應按照設(shè)計的步驟逐步實現(xiàn)。

實現(xiàn)邏輯功能的方法可采用硬件邏輯方式，即采用邏輯門、中規(guī)模集成組件或?qū)Ｓ眉呻娐稟SIC等數(shù)字器件來實現(xiàn)；也可采用程序邏輯方式，即用某一種語言編寫程序，使用計算機實現(xiàn)其邏輯功能。本節(jié)主要介紹采用小規(guī)模及中規(guī)模邏輯器件設(shè)計組合邏輯電路的方法。4.4組合邏輯電路的設(shè)計4.4.1采用小規(guī)模集成器件設(shè)計組合邏輯電路

工程上的最佳設(shè)計，通常需要用多個指標去衡量，主要考慮的問題有：

(1)電路最簡，即所用的邏輯器件數(shù)目最少，器件的種類最少，且器件之間的連線最少。

(2)速度要求，應使所用門電路的級數(shù)最少，以減少延遲。

1.采用小規(guī)模集成器件設(shè)計組合邏輯電路的設(shè)計步驟

(1)根據(jù)對電路功能要求的文字描述，用真值表表示出輸入與輸出的邏輯關(guān)系。

(2)根據(jù)真值表寫出邏輯函數(shù)表達式。

(3)根據(jù)提供的門電路，對邏輯函數(shù)表達式進行化簡或相應變換。

(4)根據(jù)邏輯函數(shù)表達式畫出邏輯電路圖。

下面通過一些例題說明采用小規(guī)模集成器件設(shè)計組合邏輯電路的基本方法。

【例4－6】

用小規(guī)模集成器件設(shè)計一個3變量的多數(shù)表決電路。當多數(shù)人同意時，提議通過；否則，提議不通過。解根據(jù)題意，有3個輸入變量，1個輸出變量。設(shè)3個輸入變量分別為A、B、C，輸出變量為F。當輸入同意時用邏輯1表示，不同意時為邏輯0；輸出狀態(tài)為邏輯1時表示通過，輸出狀態(tài)為邏輯0時表示否決。得其真值表如表4－17所示。表4－17例4－6真值表由真值表寫出邏輯函數(shù)表達式為

利用公式法或卡諾圖法化簡，得最簡與－或表達式為

F=AB+AC+BC

(4－2)

若采用與非邏輯器件實現(xiàn)，則可以對式(4－2)兩次求反，變換成與非－與非表達式

(4－3)

根據(jù)式(4－3)畫出采用與非器件組成的邏輯電路如圖4－36所示。圖4－36采用與非器件組成的例4－6邏輯電路若采用或非邏輯器件實現(xiàn)，則對式(4－2)進行代數(shù)變換，先得到或－與式：

F=AB+AC+BC=A(B+C)+BC

=(A+BC)(B+C)

=(A+B)(A+C)(B+C)

(4－4)

再對或－與式兩次求反，變換成或非－或非表達式：

(4－5)

根據(jù)式(4－5)畫出采用或非器件組成的邏輯電路如圖4－37所示。當然采用或非器件時，也可以通過對卡諾圖中0格化簡來得到式(4－4)所表示的最簡或與式。圖4－37采用或非器件組成的例4－6邏輯電路

若采用與或非邏輯器件實現(xiàn)，則對式(4－5)進行代數(shù)變換，得到與或非式：

2.只有原變量輸入條件下的設(shè)計

【例4－7】

在只有原變量輸入，沒有反變量輸入條件下，用與非門實現(xiàn)下面的函數(shù)：

F(A，B，C，D)=∑m(4，5，6，7，8，9，10，11，12，13，14)圖4－38例4－7卡諾圖

解用卡諾圖對函數(shù)進行化簡，如圖4－38所示。

化簡結(jié)果為

(4－6)

兩次求反，得

(4－7)

如果既有原變量輸入，又有反變量輸入，則5個與非門電路即可完成式(4－7)功能。

現(xiàn)在沒有反變量輸入，第一級反相器用來產(chǎn)生反變量,所以其邏輯電路如圖4－39所示，電路為3級門電路結(jié)構(gòu)。圖4－39用9個與非門完成的電路圖但是，圖4－39所示電路不是最佳結(jié)果，如果對式(4－6)進行合并，得

(4－8)

式(4－8)對應的邏輯電路如圖4－40所示，也是3級門結(jié)構(gòu)，但比圖4－39少了4個反相器。圖4－40用5個與非門完成的電路圖但圖4－40仍然不是最佳結(jié)果，因為在式(4－6)中

和為化簡中的多余項，現(xiàn)在稱它為生成項，加入這些生成項后，函數(shù)值不會改變，因此，式(4－6)變?yōu)?/p>

(4－9)圖4－414個與非門完成的電路圖由式(4－9)畫出邏輯電路如圖4－41所示。可見，該電路仍然是３級門結(jié)構(gòu)，只需要４個與非門，顯然是實現(xiàn)該函數(shù)的最佳結(jié)果。

可以看出，在沒有反變量輸入的條件下，組合電路的結(jié)構(gòu)為3級門結(jié)構(gòu)。其中第1級(即輸入級)與非門器件的多少，取決于所有乘積項所包含尾部因子種類的多少。尾部因子是指乘積項中帶非號部分的因子。第2級(即中間級)包含器件的多少，取決于乘積項的多少。

第3級為輸出級。因此，為了獲得最佳設(shè)計結(jié)果，應盡可能地合并乘積項，以減少第2級器件數(shù)；同時為了減少第1級的器件數(shù)，應盡可能減少尾部因子的種類。

1)用卡諾圖化簡邏輯函數(shù)，得最簡與－或式。

(2)利用公式AB+

C=AB+

C+BC尋找所有的生成項，找到后將能進行合并的有用生成項加入到原最簡式中進行乘積項合并。能進行合并的乘積項是指除尾部因子之外的

其它變量因子完全相同的乘積項。例如，

AB

和AB

，這兩個乘積項除尾部因子和以外，其它變量因子AB完全相同，則可以合并為AB。根據(jù)這個原則選取有用生成項，

加入到最簡式中進行乘積項合并。

(3)進行尾部因子變換，盡可能減少尾部因子種類。例如，乘積項AB

和AC

，則可以變換成AB

和AC，使原來兩種尾部因子變換為一種尾部因子。

(4)兩次求反，得到與非－與非表達式，并畫出邏輯電路圖。

3.組合邏輯電路設(shè)計中的實際問題

上面介紹了一般組合邏輯電路的設(shè)計方法，實際遇到的問題相對要復雜一些。設(shè)計過程中常見的問題有以下幾點：(1)多余輸入端的處理。

多余輸入端的處理可分為兩種情況：與邏輯時，對于TTL電路可將多余輸入端接高電平、與其它輸入端并接或懸空(但在干擾比較嚴重的場合不能懸空)；對于CMOS電路的輸入與邏輯只能接成高電平或輸入端并接，但不能懸空。或邏輯時，無論是TTL電路，還是CMOS電路，都可將多余輸入端接低電平或和其它輸入端并接。

(2)電路提供的輸入端少于實際需要的輸入端。

當集成電路的輸入端少于實際需要的輸入端時，例如要實現(xiàn)4輸入與非關(guān)系，但實際提供的集成電路只有2輸入與非門，通常采用分組的方法進行解決，如圖4－42所示。圖4－42采用分組方法

(3)扇出問題。

在設(shè)計電路時，最終的電路可能存在一個門電路的輸出需帶的負載非常多，超過器件的帶負載能力的問題，由于負載一般為同系列的門電路，所以常稱此問題為扇出問題。通常用兩種方法來解決該問題，一種是采用扇出系數(shù)大的門作為輸出(稱為帶緩沖的門)；另一種是采用分組的方法增加驅(qū)動能力，這與圖4－42的工作原理類似。4.4.2采用中規(guī)模集成器件設(shè)計組合邏輯電路

由于中規(guī)模集成器件的大量出現(xiàn)，許多邏輯問題可以直接選用相應的中規(guī)模集成器件實現(xiàn)，既方便也不易出錯，增加了設(shè)計的可靠性。

采用中規(guī)模集成器件實現(xiàn)邏輯函數(shù)時，需和所用器件的邏輯表達式相對應，所以常采用邏輯函數(shù)對比方法，即將要實現(xiàn)的邏輯函數(shù)表達式變換成與器件的邏輯表達式類似的形式。若函數(shù)表達式形式與器件表達式形式完全一致，則直接選用該器件；若器件的輸入變量數(shù)多于函數(shù)變量數(shù)，則對器件多余輸入端進行處理；若器件的輸入變量數(shù)少于函數(shù)變量數(shù)，則可通過擴展等方法來實現(xiàn)。

實現(xiàn)單輸出函數(shù)時，一般選用數(shù)據(jù)選擇器完成；實現(xiàn)多輸出函數(shù)時，一般選譯碼器和附加邏輯門完成。若邏輯函數(shù)的輸出為輸入信號相加，則采用全加器來實現(xiàn)。設(shè)計過程一般按下列步驟進行：

(1)對設(shè)計命題進行邏輯抽象，列出邏輯真值表。

(2)根據(jù)真值表寫出相應的邏輯函數(shù)表達式。

(3)將邏輯函數(shù)表達式變換為適當?shù)男问?，以滿足中規(guī)模集成器件的輸入、輸出要求。

(4)根據(jù)變換的邏輯函數(shù)表達式畫出邏輯電路連接圖。

1.采用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)

將要實現(xiàn)的邏輯函數(shù)表達式變換成與數(shù)據(jù)選擇器表達式相類似的形式。若數(shù)據(jù)選擇器的地址輸入變量有n位，組合邏輯函數(shù)的輸入變量有m個，則比較的結(jié)果有三種情況：n＝m、n<m、n>m。

1)數(shù)據(jù)選擇器地址輸入端數(shù)n=m(函數(shù)變量數(shù))

具有n位地址輸入的數(shù)據(jù)選擇器，具有對2n個數(shù)據(jù)選擇的功能。例如，n=3可以完成8路數(shù)據(jù)的選擇功能。8選1數(shù)據(jù)選擇器的表達式為

也可用卡諾圖的形式來表示8選1數(shù)據(jù)選擇器，如圖4－43所示。采用8選1數(shù)據(jù)選擇器，可以實現(xiàn)任意3輸入變量的組合邏輯函數(shù)。

【例4－8】

用8選1數(shù)據(jù)選擇器實現(xiàn)函數(shù)圖4－438選1數(shù)據(jù)選擇器卡諾圖

解用卡諾圖比較法。

首先如圖4－44所示做出函數(shù)F的卡諾圖，再與圖4－43所示8選1數(shù)據(jù)選擇器卡諾圖相比較，只要將函數(shù)輸入變量A、B、C作為8選1數(shù)據(jù)選擇器的地址，而8選1數(shù)據(jù)選擇器的各數(shù)據(jù)輸入端分別為

D0=0，D1=1，D2=1，D3=1

D4=1，D5=1，D6=1，D7=0

那么，8選1數(shù)據(jù)選擇器的輸出即為該函數(shù)輸出F。其電路圖如圖4－45所示。圖4－44例4－8卡諾圖圖4－458選1數(shù)據(jù)選擇器實現(xiàn)例4－8函數(shù)

【例4－9】

用4選1數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)Y=

B+A。解用函數(shù)表達式法進行比較。

將邏輯函數(shù)變換為最小項之和形式

比較可得：D0=0，D1=1，D2=1，D3=1，4選1數(shù)據(jù)選擇器的輸出即為該函數(shù)輸出Y。例4－9的實現(xiàn)電路如圖4－46所示。圖4－46例4－9實現(xiàn)電路數(shù)據(jù)選擇器是一個邏輯函數(shù)的最小項輸出器。用它實現(xiàn)邏輯函數(shù)時，只需將函數(shù)變換成最小項形式，將函數(shù)的輸入變量加到地址輸入端(注意高低位)，將邏輯函數(shù)中包含有的最小項在相應的數(shù)據(jù)輸入端加邏輯1，沒有包含的最小項在相應的數(shù)據(jù)輸入端加邏輯0，則在數(shù)據(jù)輸出端輸出的就是相應的邏輯函數(shù)。

2)數(shù)據(jù)選擇器地址輸入端數(shù)n>m(函數(shù)變量數(shù))

當函數(shù)輸入變量較少時，只需將數(shù)據(jù)選擇器的高位地址端及相應的數(shù)據(jù)輸入端接地即可。

【例4－10】

用8選1數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)Y=

B+A

。

解邏輯函數(shù)變換為最小項之和形式為

比較可得：A2=0，A1=A，A0=B時，

D0=0，D1=1，D2=1，D3=0

D4=D5=D6=D7=0

實現(xiàn)的電路如圖4－47所示。圖4－47

8選1數(shù)據(jù)選擇器實現(xiàn)例4－10電路

3)數(shù)據(jù)選擇器地址輸入端數(shù)n<m(函數(shù)變量數(shù))

n個地址輸入端的數(shù)據(jù)選擇器，對應有2n個數(shù)據(jù)輸入端。邏輯函數(shù)輸入變量數(shù)若為m，則應有2m個最小項。n<m，即器件的數(shù)據(jù)輸入端數(shù)目少于函數(shù)的最小項數(shù)目時，可通過擴

展法，將2n選1選擇器擴展成2m

選1選擇器；或通過降維法，將m變量的函數(shù)轉(zhuǎn)換成為n變量的函數(shù)。

(1)擴展法。

【例4－11】

用8選1數(shù)據(jù)選擇器實現(xiàn)4變量函數(shù)：

F(A，B，C，D)=∑m(1，5，6，7，9，11，12，13，14)解

8選1數(shù)據(jù)選擇器有3個地址端、8個數(shù)據(jù)輸入端，而4變量函數(shù)共有16個最小項，所以用兩片8選1數(shù)據(jù)選擇器擴展成16選1數(shù)據(jù)選擇器來實現(xiàn)，如圖4－48所示。圖4－48擴展法實現(xiàn)例4－11

(2)降維法。

在一個函數(shù)的卡諾圖中，函數(shù)的所有變量均為卡諾圖的變量，圖中每一個最小項方格都填有1、0或任意值×。一般將卡諾圖的變量數(shù)稱為該卡諾圖的維數(shù)。如果把某個或某些

變量也作為卡諾圖方格內(nèi)的值，則會減少卡諾圖的維數(shù)，稱此圖為降維卡諾圖，簡稱降維圖。

降維后被寫到方格內(nèi)的那些變量稱為記圖變量。

例如，4變量卡諾圖降維成3變量、2變量卡諾圖的具體做法如圖4－49所示。圖4－49降維圖示例綜合上述可歸納為：如果記圖變量為a。對于原卡諾圖，當a=0時，原圖單元值為F，a=1時，原圖單元值為G，則在新降維圖對應的單元格中填入子函數(shù)F+aG。其中F和G可以為0，也可以為1，可以為某一變量，也可以為某一函數(shù)。

【例4－12】

用降維法完成例4－11，即用一片8選1數(shù)據(jù)選擇器實現(xiàn)4變量邏輯函數(shù)：

F(A，B，C，D)=∑m(1，5，6，7，9，11，12，13，14)

解首先作出F的卡諾圖。由于用8選1數(shù)據(jù)選擇器實現(xiàn)，故只需將函數(shù)降到3變量，若以D作為記圖變量，則降維過程如圖4－50所示。圖4－50例4－10降維過程將函數(shù)降維圖與8選1數(shù)據(jù)選擇器卡諾圖(圖4－43)比較可得A2A1A0＝ABC

時，

D0=D，D1=0，D2=D，D3=1，D4=D，

D5=D，D6=1，D7=

畫出邏輯電路圖如圖4－51所示。圖4－51用一片8選1數(shù)據(jù)選擇器實現(xiàn)例4－12

2.用譯碼器設(shè)計組合邏輯函數(shù)

一個n變量的完全譯碼器的輸出包含了n變量函數(shù)的全部最小項。當譯碼器的使能端有效時，每個輸出(低電平有效)對應相應的最小項的非，即。因此，只要將函數(shù)的輸入變量加至譯碼器的地址輸入端，并在輸出端輔以門電路，便可以實現(xiàn)邏輯函數(shù)。

【例4－13】

利用3—8線譯碼器設(shè)計一個多輸出的組合邏輯電路。輸出的邏輯函數(shù)式為

解①寫出函數(shù)的最小項之和形式為

②化為與非－與非式為

③畫邏輯電路如圖4－52所示。圖4－52例4－13譯碼器實現(xiàn)電路

【例4－14】

用譯碼器設(shè)計兩個1位二進制數(shù)的全加功能。

解由表4－4全加器真值表可得

由3—8線譯碼器實現(xiàn)全加功能的電路如圖4－53所示。圖4－53用3—8線譯碼器組成全加器圖4－548421BCD碼轉(zhuǎn)換成余3BCD碼電路

3.全加器的應用

【例4－15】

設(shè)計將8421BCD碼轉(zhuǎn)換成余3BCD碼的碼制轉(zhuǎn)換電路。

解由于余3BCD碼是在8421BCD碼基礎(chǔ)上加上恒定常數(shù)3=(0011)2得來的，因此，可采用4位全加器實現(xiàn)。8421BCD碼DCBA送入一組數(shù)據(jù)輸入端，另一組數(shù)據(jù)輸入端接上恒

定常數(shù)(0011)2，輸出F3~F0

即為余3BCD碼，如圖4－54所示，即實現(xiàn)了該碼制的轉(zhuǎn)換。

【例4－16】試用4位超前進位加法器74LS283構(gòu)成4位減法器。

解設(shè)被減數(shù)為A3A2A1A0，減數(shù)為B3B2B1B0。由二進制運算法則可知，A3A2A1A0減去B3B2B1B0等于A3A2A1A0加上B3B2B1B0的補碼。而補碼等于反碼加1。故B3B2B1B0的補碼

可以先利用非門求B3B2B1B0的反碼，再利用低位進位輸入端CI接1實現(xiàn)B3B2B1B0的反碼加1。

實現(xiàn)電路如圖4－55所示。圖4－55超前進位加法器構(gòu)成減法器

【例4－17】

用74LS283構(gòu)成1位8421BCD碼加法器。解

74283是4位二進制加法器，其進位規(guī)則為“逢十六進一”，所以不管輸入什么數(shù)，74283都會將其視為二進制數(shù)進行加法運算。而十進制數(shù)加法的進位規(guī)則為“逢十進一”，這樣就造成了在加法運算時，它們之間的進位差6。也就是說，當十進制數(shù)需發(fā)生進位時，8421BCD碼的4位二進制數(shù)還差6才能使第4位發(fā)生進位。反之，如果BCD碼產(chǎn)生進位，而本位結(jié)果比十進制數(shù)也差6。因此用74283實現(xiàn)BCD加法時，必須解決進位規(guī)則不同帶來的問題，對運算結(jié)果進行加6修正。由于兩個1位十進制數(shù)相加時，被加數(shù)A和加數(shù)B的取值范圍是0～9，其和的最大值是9+9=18?？芍斒M制數(shù)小于等于9，即二進制數(shù)小于等于(1001)2時，二進制碼與BCD碼相同；當十進制數(shù)大于等于10，即二進制數(shù)大于等于(1010)2時，BCD碼比二進制碼大6。因此，只要在二進制碼上加(0110)2就可以把二進制碼轉(zhuǎn)換為8421BCD碼，同時產(chǎn)生進位輸出CO=1。因此，電路應該由三部分組成：第一部分進行加數(shù)和被加數(shù)相加；第二部分判別是否加以修正，即產(chǎn)生修正控制信號；第三部分完成加6修正。第一部分和第三部分分別由兩個4位全加器實現(xiàn)。第二部分判別信號的產(chǎn)生，應在4位8421BCD碼相加有進位信號CO產(chǎn)生時，或者和數(shù)在10～15的情況下產(chǎn)生修正控制信號F，所以F應為

即當F=1時，把(0110)2加到二進制加法器。圖4－56即為用全加器構(gòu)成1位8421BCD碼加法器電路。圖4－56用全加器構(gòu)成1位8421BCD碼加法器在兩個二進制數(shù)之間的算術(shù)運算中，無論是加、減、乘、除，均可化作若干步相加運算進行。因此，加法器成為運算的基本單元。

4.比較器的應用

利用比較器的比較功能，可以實現(xiàn)一些特殊的數(shù)字電路。

【例4－18】

用4位比較器構(gòu)成一個四舍五入判別電路。當輸入二進制數(shù)B3B2B1B0≥(0101)2時，判別電路輸出F為1，否則輸出F為0。

解將輸入二進制數(shù)B3B2B1B0與(0100)2進行比較。將4位比較器的P輸入端接B3B2B1B0，Q輸入端接(0100)2，則當輸入二進制數(shù)B3B2B1B0≥(0101)2時，比較器FA>B端輸出為1。因

此，可用FA＞B端作為判別電路的輸出F，完成四舍五入判別電路。電路連接如圖4－57所示。圖4－57比較器構(gòu)成二進制數(shù)判別電路4.5.1組合邏輯電路中的競爭與冒險

1.競爭與冒險

組合邏輯電路中，輸入信號A經(jīng)過多條傳輸路徑到達某個輸出端的現(xiàn)象稱為邏輯競爭(LogicRace)，變量A稱為有競爭力的變量。邏輯競爭有可能導致電路輸入輸出關(guān)系瞬間偏

離真值表，產(chǎn)生短暫的錯誤輸出，造成邏輯功能的瞬時紊亂，經(jīng)過一段過渡時間后才到達原先所期望的狀態(tài)，這種現(xiàn)象稱為邏輯電路的冒險現(xiàn)象(Hazard)。4.5組合邏輯電路中的競爭與冒險例如，邏輯函數(shù)F=AC+B

，當A=B=1時，F(xiàn)應始終為1。但由于輸入信號C經(jīng)過多條傳輸路徑到達輸出端，造成邏輯功能的瞬時紊亂，使F出現(xiàn)了短暫的錯誤，經(jīng)過一段過渡時間后才到達原先所期望的狀態(tài),如圖4－58所示。圖4－58具有冒險的“與或”電路傳輸時延引起的險象稱為邏輯險象(LogicHazard)，可以通過修改邏輯設(shè)計進行消除。

多個輸入信號變化時間不同步引起的險象稱為功能險象(FunctionHazard)，這種險象不能從邏輯上進行消除，只能通過使用使能信號或選通信號來避開。

邏輯電路的險象持續(xù)時間雖然不長，但危害卻不可忽視。尤其是當組合邏輯電路的輸出用來驅(qū)動時序電路時，有可能會造成嚴重后果。瞬間的錯誤輸出稱為毛刺(Glitch)。邏輯電

路中，有競爭不一定產(chǎn)生冒險，有冒險就一定有競爭。

2．險象的種類

輸入信號變化過程中只出現(xiàn)一個毛刺的險象稱為靜態(tài)險象(StaticHazard)，交替出現(xiàn)多個毛刺的險象稱為動態(tài)險象(DynamicHazard)。根據(jù)毛刺極性的不同，可以把險象分為0型險象和1型險象兩種類型。輸出毛刺為負向脈沖的險象稱為0型險象，它主要出現(xiàn)在與或、與非、與或非型電路中;輸出毛刺為正向脈沖的險象稱為1型險象，它主要出現(xiàn)在或與、或非型電路中。4.5.2邏輯險象的識別

1．代數(shù)識別法

當某些邏輯變量取特定值(0或1)時，若組合邏輯電路輸出函數(shù)表達式為下列形式之一，則存在邏輯險象:

(1)F=A+

,存在0型險象。

(2)F=A

，存在1型險象。

此時，A是有競爭力的變量，且能夠產(chǎn)生險象。其它具有多條傳輸路徑的變量也是有競爭力的變量，但不會產(chǎn)生險象。圖4－59例4－19電路圖

【例4－19】

找出圖4－59所示電路中有競爭力的變量，并判斷是否存在險象。如存在險象，指出險象類型。

解因為C、D有兩條傳輸路徑，所以C和D是有競爭力的變量。F的輸出函數(shù)表達式為

當輸入變量A=B=D=1時，有

因此，該電路存在變量C產(chǎn)生的0型險象。D雖然是有競爭力的變量，但不會產(chǎn)生險象。

【例4－20】

找出圖4－60(a)所示電路中有競爭力的變量，判斷電路是否存在險象。如存在險象，指出險象類型，畫出輸出波形。圖4－60例4－20電路及波形圖

解因為B有兩條傳輸路徑，所以B是有競爭力的變量。F的輸出函數(shù)表達式為

若輸入變量A=C=0，則有

因此，該電路存在變量B引起的1型險象，其險象波形圖如圖4－60(b)所示。

2.卡諾圖識別法

在邏輯函數(shù)的卡諾圖中，函數(shù)表達式的每個積項(或和項)對應于一個卡諾圈。如果兩個卡諾圈存在著相切部分，且相切部分又未被另一個卡諾圈圈住，那么實現(xiàn)該邏輯函數(shù)的電路必然存在險象。

【例4－21】

用卡諾圖法判斷函數(shù)F是否存在險象：

解

F的卡諾圖如圖4－61(a)所示。從圖中可見，代表BD和A

的兩個卡諾圈相切，且相切部分的“1”又未被其它卡諾圈圈住。因此，當B從0到1或從1到0變化時，F(xiàn)將從一個卡諾圈進入另一個卡諾圈，從而產(chǎn)生險象?？梢钥闯觯薆是有競爭力的變量外，C也是有競爭力的變量，但由于代表BC和BD的兩個卡諾圈未相切，故不會產(chǎn)生險象。圖4－61例4－21的卡諾圖法判斷4.5.3邏輯冒險現(xiàn)象的消除

消除組合邏輯電路中競爭—冒險現(xiàn)象的常用方法有修改邏輯設(shè)計、增加選通電路和增加輸出濾波等多種。

1.利用冗余項修改邏輯設(shè)計

1)代數(shù)法

對于邏輯表達式F=AB+

C，當B=C=1時，存在競爭—冒險現(xiàn)象。利用邏輯代數(shù)公式，可以增加冗余項BC，使F=AB+

C+BC，以消除由于A變化而引起的邏輯冒險。因為當B=1、C=1時，存在F=A+情況，由于增加了BC項，則不論A如何變化，BC項始終為1，輸出始終為1，則輸出不會出現(xiàn)邏輯冒險。修改后的邏輯電路如圖4－62所示。

采用修改邏輯設(shè)計增加冗余項的方法，適用范圍非常有限，它僅能改變F=AB+

C函數(shù)中，當B=1、C=1時由A的狀態(tài)改變所引起的邏輯冒險。圖4－62增加冗余項后的邏輯電路圖

2)卡諾圖法

我們知道，當邏輯函數(shù)對應的卡諾圖中存在相切的圈，而相切的兩個方格又沒有同時被另一個圈包含，則當變量組合在相切方格之間變化時，存在競爭—冒險現(xiàn)象。這時，只要在卡諾圖兩圈相切處增加一個冗余圈，就能消除冒險。

如圖4－61(b)所示，若要消除例4－21函數(shù)的險象，將卡諾圖中兩個相切的1用卡諾圈相圈即可。由此得函數(shù)表達式為

2.脈沖選通法(取樣法)

脈沖選通法是在電路中加入一個選通脈沖P，在確定電路進入穩(wěn)定狀態(tài)后，才讓選通信號有效，產(chǎn)生正確輸出,否則封鎖電路輸出，如圖4－63所示。

3.濾波法

濾波法是在門電路的輸出端接上一個濾波電容，將尖峰脈沖的幅度削減至門電路的閾值電壓以下，如圖4－64所示。由于競爭—冒險產(chǎn)生的尖峰脈沖很窄，所以通常接一個大約幾百皮法的小電容即可。這種方法很簡單，但會使波形變壞。在對波形要求較嚴格時，應再加整形電路。圖4－63用選通脈沖消除競爭—冒險現(xiàn)象圖4－64用濾波電容消除競爭—冒險現(xiàn)象冒險現(xiàn)象的三種消除方法比較：

(1)利用冗余項法：只能消除邏輯冒險，而不能消除功能冒險，適用范圍有限。

(2)濾波法：加濾波電容使輸出信號變壞，引起波形的上升、下降時間變長，不宜在中間級使用。這是實驗調(diào)試階段采用的應急措施。

(3)取樣法：加取樣脈沖對邏輯冒險及功能冒險都有效。目前大多數(shù)中規(guī)模集成模塊都設(shè)有使能端，可以將取樣信號作用于該端，待電路穩(wěn)定后