集成電路工藝原理學(xué)習(xí)通超星期末考試答案章節(jié)答案2024年

集成電路工藝原理學(xué)習(xí)通超星期末考試章節(jié)答案2024年(硅熱氧化)摻氯氧化工藝中,通常在氧化系統(tǒng)中通入少量的HCl氣體(濃度在3%以下)以改善SiO2–Si的界面特性。其優(yōu)點(diǎn):()、()。

答案:減少界面處的固定電荷;氧化前通入氯氣減少可動(dòng)離子沾污下列選項(xiàng)中,屬于鋁互連線缺點(diǎn)的選項(xiàng)是()。

答案:結(jié)穿刺現(xiàn)象;電遷移現(xiàn)象硅熱氧化工藝中影響二氧化硅生長(zhǎng)的因素包括()。

答案:氧化溫度;;氧化時(shí)間;;摻雜效應(yīng);;硅片晶向;;反應(yīng)室的壓力;;氧化方式;在實(shí)際的SiO2–Si系統(tǒng)中,存在可動(dòng)電荷(指Na+、K+離子,來源于工藝中的化學(xué)試劑、器皿和各種沾污等)和固定電荷(指位于SiO2–Si界面2nm以內(nèi)的過剩硅離子)可采用工藝降低。

答案:摻氯氧化在先進(jìn)的0.18μmCMOS集成電路工藝技術(shù)中柵的工藝采用的是()。

答案:多晶硅柵結(jié)構(gòu)工藝在先進(jìn)的0.18μmCMOS集成電路工藝技術(shù)中采用的隔離技術(shù)是()。

答案:淺槽隔離工藝硅化物是在高溫下難熔金屬(如鈦Ti)與硅反應(yīng)形成的金屬化合物(如TiSi2)。下列選項(xiàng)中不屬于其用途的是()。

答案:作為互連線濺射工藝的優(yōu)點(diǎn)()。

答案:能沉積金屬合金在濺射工藝中,濺射離子的能量為()。

答案:0.5keV~5keV下列選項(xiàng)中影響LPCVD生長(zhǎng)速率的因素是()。

答案:表面反應(yīng)限制不同晶向的硅片,它的化學(xué)、電學(xué)、和機(jī)械性質(zhì)都不同,這會(huì)影響最終的器件性能,例如遷移率,界面態(tài)等特性。MOS集成電路通常采()的晶圓。

答案:<100>晶向在SiO2生長(zhǎng)工藝中,會(huì)消耗硅的工藝是()。

答案:熱生長(zhǎng)SiO2在集成電路的用途中采用沉積工藝制造的是()。

答案:層間介質(zhì)在溫度相同的情況下,制備相同厚度的氧化層,分別用干氧,濕氧和水汽氧化,哪個(gè)需要的時(shí)間最長(zhǎng)?()

答案:干氧光刻工藝中,提高分辨率的方法()。

答案:減小工藝因子k;;減小光源的波長(zhǎng);;增大介質(zhì)折射率;;增大θm。光刻膠的用途包括()。

答案:做硅片上的圖形模版;在后續(xù)工藝中,保護(hù)下面的材料曝光后顯影時(shí)感光的膠層溶解了,沒有感光的膠層不溶解留下了,這種膠稱為()。

答案:正膠在先進(jìn)的0.18μmCMOS集成電路工藝技術(shù)采用阱的工藝是()。

答案:雙阱工藝20世紀(jì)80年代,工藝制程不斷更新,CMOS工藝以低功耗、高密度的優(yōu)勢(shì)成為VLSI的主流工藝制程技術(shù)。

答案:正確/star3/origin/777cc6e90e3d8194fdd648f4a748c7f4.png

答案:錯(cuò)誤HV-CMOS工藝制程技術(shù)是以傳統(tǒng)CMOS工藝為基礎(chǔ),增加的高壓工藝步驟而成,比BCD工藝的成本要搞得多,所有很少使用。

答案:錯(cuò)誤BCD工藝技術(shù)是把BJT,CMOS和DMOS器件同時(shí)制作在同一芯片上,綜合了雙極器件的高跨導(dǎo)和強(qiáng)負(fù)載驅(qū)動(dòng)能力,CMOS的高集成度和低功耗的優(yōu)點(diǎn),更為重要的是還綜合了高壓DMOS器件的高壓大電流驅(qū)動(dòng)能力的特性。

答案:正確BiCMOS工藝集成電路的基本設(shè)計(jì)思想是芯片內(nèi)部核心邏輯部分采用雙極型器件為主要單元門電路;而輸出緩沖電路和驅(qū)動(dòng)部分電路要求驅(qū)動(dòng)大電容負(fù)載,所以輸出緩沖電路和驅(qū)動(dòng)部分電路使用CMOS器件。

答案:錯(cuò)誤BiCMOS工藝集成電路的基本設(shè)計(jì)思想是芯片內(nèi)部核心邏輯部分采用CMOS器件為主要單元門電路;而輸出緩沖電路和驅(qū)動(dòng)部分電路要求驅(qū)動(dòng)大電容負(fù)載,所以輸出緩沖電路和驅(qū)動(dòng)部分電路使用雙極型器件。

答案:正確BiCMOS工藝技術(shù)是將雙極型器件和CMOS器件同時(shí)制造在同一芯片上,綜合雙極型器件的高跨導(dǎo)、強(qiáng)驅(qū)動(dòng)能力和CMOS器件的低功耗、高集成度的優(yōu)點(diǎn)。

答案:正確20世紀(jì)80年代,工藝制程不斷更新,雙極型工藝以低功耗、高密度的優(yōu)勢(shì)成為VLSI的主流工藝制程技術(shù)。。

答案:錯(cuò)誤雙極型工藝作為早期集成電路工藝,是非常落后的工藝,現(xiàn)在已不在使用。

答案:錯(cuò)誤多晶硅柵工藝可以通過摻雜來改變多晶硅柵功函數(shù),從而能很好地解決了CMOS技術(shù)中的NMOS和PMOS閾值電壓的調(diào)節(jié)問題。

答案:正確柵形成工藝采用了自對(duì)準(zhǔn)工藝技術(shù)的()。

答案:多晶硅柵解決了MOS工藝中源漏有源區(qū)與柵套刻不齊的問題,采用了()工藝。

答案:多晶硅柵倒摻雜阱技術(shù):連續(xù)三次離子注入,第三次小劑量注入,作用()。

答案:調(diào)整閾值電壓倒摻雜阱技術(shù):連續(xù)三次離子注入,第二次中能量注入,作用()。

答案:保證源漏擊穿電壓倒摻雜阱技術(shù):連續(xù)三次離子注入,第一次高能量(>200KEV)、深結(jié)(~1.0μm)倒摻雜注入,作用()。

答案:抑制latch-up效應(yīng)在離子注入工藝中,注入離子的能量為()。

答案:>10keV多晶硅的干法刻蝕采用()。

答案:Cl基氣體干法刻蝕的相比于濕法刻蝕具有的優(yōu)點(diǎn)()。

答案:好的特征尺寸(CD)控制離子注入與熱擴(kuò)散相比,哪個(gè)橫向效應(yīng)小()。

答案:離子注入U(xiǎn)LSI對(duì)刻蝕的要求包括()。

答案:對(duì)不需要刻蝕的材料(主要是光刻膠和下層材料)的高選擇比;;可接受產(chǎn)能的刻蝕速率;;好的側(cè)壁剖面控制;;好的片內(nèi)均勻性;;低的器件損傷。雜質(zhì)在硅晶體中的擴(kuò)散機(jī)構(gòu)主要有()。

答案:間隙式擴(kuò)散;替位式擴(kuò)散當(dāng)柵氧化層的厚度小到一定值時(shí),柵極與襯底之間將會(huì)出現(xiàn)明顯的()效應(yīng),導(dǎo)致襯底的穿過柵介質(zhì)層進(jìn)入柵,形成柵極漏電流。

答案:量子隧穿當(dāng)集成電路器件的特征尺寸進(jìn)入0.18μm時(shí),柵氧化層的厚度小于3nm,半導(dǎo)體業(yè)界利用()材料代替純二氧化硅作為柵氧化層的介質(zhì)層的材料。

答案:SiON應(yīng)力記憶技術(shù)是用于提高90nm及以下工藝制程中NMOS和PMOS速度的工藝技術(shù)。

答案:錯(cuò)誤源漏區(qū)嵌入應(yīng)變技術(shù)被廣泛用于90nm及以下工藝制程提高PMOS的速度,源漏嵌入的應(yīng)變材料是()。

答案:SiGeFD-SOI是()

答案:薄膜的全耗盡SOI器件在硅襯底材料中,當(dāng)()作用于NMOS在<100>或者<110>晶向的溝道上,NMOS的速度隨著應(yīng)力的增加而減小。

答案:壓應(yīng)力SOS工藝集成電路具有很強(qiáng)的抗輻射能力和非常低的寄生電容,利用SOS襯底可以有效的提高集成電路的性能和抗閂鎖效應(yīng)的能力。

答案:正確源漏區(qū)嵌入應(yīng)變技術(shù)被廣泛用于90nm及以下工藝制程提高NMOS的速度,源漏嵌入的應(yīng)變材料是()。

答案:SiC在硅襯底材料中,在沒有受到應(yīng)力的情況下,PMOS在<100>方向上的速度要比在<110>晶向的速度大,所以通用的襯底晶圓片都是在<100>方向的,而在需要考慮利用應(yīng)變技術(shù)改變PMOS的速度的時(shí)候才會(huì)選擇<110>晶向的襯底晶圓片。

答案:正確在硅襯底材料中,當(dāng)()作用于PMOS在<110>晶向的溝道上,PMOS的速度隨著應(yīng)力的增加而增加。

答案:壓應(yīng)力在硅襯底材料中,當(dāng)()作用于PMOS在<110>晶向的溝道上,PMOS的速度隨著應(yīng)力的增加而減小。

答案:張應(yīng)力在硅襯底材料中,對(duì)于PMOS不管是壓應(yīng)力還是張應(yīng)力作用于<100>晶向的溝道上,它幾乎不會(huì)影響PMOS的速度,為了通過應(yīng)變技術(shù)提高PMOS的速度,PMOS的溝道必須制造在<110>晶向上。

答案:正確在硅襯底材料中,當(dāng)()作用于NMOS在<100>或者<110>晶向的溝道上,NMOS的速度隨著應(yīng)力的增加而增加,

答案:張應(yīng)力在硅襯底材料中,對(duì)于NMOS和PMOS,不管是壓應(yīng)力還是張應(yīng)力作用于<100>晶向的溝道上,它幾乎不會(huì)影響管子的速度,為了通過應(yīng)變技術(shù)提高管子的速度,溝道必須制造在<110>晶向上。

答案:錯(cuò)誤為了抑制PD-SOI器件工作在飽和區(qū)時(shí)的浮體效應(yīng),通常采用的方法是()

答案:體接觸SOICMOS集成電路是依靠氧化物進(jìn)行隔離,實(shí)現(xiàn)更好的隔離,并且SOICMOS阱之間是不接觸的,不存在漏電和寄生BJT的問題,也就不存在閂鎖效應(yīng)。

答案:正確應(yīng)變硅技術(shù)是指通過應(yīng)變材料產(chǎn)生應(yīng)力,并把應(yīng)力引向器件的溝道,改變溝道中硅材料能帶結(jié)構(gòu),使其能帶與金屬能帶相近,成為良好的導(dǎo)體,從而提升MOS管的導(dǎo)電能力。

答案:錯(cuò)誤目前最通用、最廉價(jià)的SOI晶圓制造技術(shù)中是()。

答案:智能剪切技術(shù)(Smart-Cut)后柵(Gate-Last)工藝技術(shù)即金屬替代柵工藝技術(shù)作為HKMG工藝技術(shù)方案,其柵介質(zhì)材料是()

答案:HfO2PD-SOI是()

答案:厚膜的部分耗盡SOI器件先柵(Gate-First)工藝技術(shù)即金屬嵌入多晶硅工藝技術(shù)作為HKMG工藝技術(shù)方案,其柵介質(zhì)材料是()

答案:HfSiONLOCOS隔離技術(shù)存在兩個(gè)嚴(yán)重問題()。

答案:鳥嘴效應(yīng);白帶效應(yīng)STI隔離技術(shù)與LOCOS隔離技術(shù)相比可以很好的解決()。

答案:鳥嘴效應(yīng);白帶效應(yīng)熱載流子注入效應(yīng)會(huì)導(dǎo)致哪些嚴(yán)重的問題。()

答案:閾值電壓漂移;NMOS寄生的NPN導(dǎo)通;閂鎖效應(yīng);漏極感應(yīng)勢(shì)壘降低(DIBL)效應(yīng)隨著工藝到納米級(jí)時(shí),靠近阱邊緣的器件的電特性會(huì)受到器件溝道區(qū)域到阱邊界距離的影響,這種現(xiàn)象稱為阱鄰近效應(yīng)(WPE),會(huì)影響阱邊界區(qū)晶體管()的不同。

答案:閾值電壓;飽和電流改善漏致勢(shì)壘降低效應(yīng)的方法主要有(

)

答案:降低源漏區(qū)結(jié)深;提高溝道摻雜濃度;降低柵氧化層厚度對(duì)于深亞微米尺寸的工藝(例如特征尺寸為0.18μm),為了避免較低溫度直接發(fā)生團(tuán)塊化現(xiàn)象,金屬硅化物(Silicide)工藝技術(shù)采用的是()。

答案:CoSi2輕摻雜漏(LDD)工藝技術(shù)是在漏端與溝道之間會(huì)形成一定寬度的輕摻雜區(qū)域,從而降低漏端附近峰值電場(chǎng),達(dá)到削弱()的目的。

答案:熱載流子注入效應(yīng)對(duì)于大尺寸的工藝(例如特征尺寸為0.5μm~0.25μm),金屬硅化物(Silicide)工藝技術(shù)采用的是()。

答案:TiSi2為了解決高壓HV-CMOS和BCD集成電路寄生場(chǎng)效應(yīng)晶體管的問題,在淀積場(chǎng)區(qū)氧化層之前,要增加一道(

)工藝流程,目的是提高寄生場(chǎng)效應(yīng)晶體管的閾值電壓,這樣可以有效地改善因?yàn)榧纳鷪?chǎng)效應(yīng)晶體管的導(dǎo)通而形成漏電的問題。

答案:場(chǎng)區(qū)離子注入刻蝕多晶硅柵時(shí),把SiO2作為多晶硅柵刻蝕的硬掩膜版材料,利用刻蝕多晶硅與SiO2的()。

答案:高選擇比利用STI作隔離的深亞微米CMOS工藝制程技術(shù),由于硅襯底和隔離介質(zhì)氧化物的(

),導(dǎo)致STI會(huì)產(chǎn)生壓應(yīng)力擠壓鄰近MOS的有源區(qū),引起器件的電參數(shù)發(fā)生變化,這種效應(yīng)稱為STI應(yīng)力效應(yīng)

答案:熱力膨脹系數(shù)不同漏致勢(shì)壘降低效應(yīng)的物理表現(xiàn)是()

答案:源漏穿通現(xiàn)象深亞微米(如0.18μm)工藝中,側(cè)墻工藝技術(shù)是利用()作為隔離側(cè)墻介質(zhì)層。

答案:SiO2/Si3N4/SiO2的ONO結(jié)構(gòu)漏致勢(shì)壘降低效應(yīng)主要發(fā)生在下列哪種器件中。()

答案:短溝道器件在先進(jìn)的0.18μmCMOS集成電路工藝中,為減小源漏間的穿通和溝道漏電,提高源漏擊穿電壓采取了()。

答案:輕摻雜漏(LDD)工藝干法刻蝕的相比于濕法刻蝕具有()。

答案:好的CD控制為了解決高壓HV-CMOS和BCD集成電路寄生場(chǎng)效應(yīng)晶體管的問題,在淀積場(chǎng)區(qū)氧化層之后,要增加一道()工藝流程,目的是提高寄生場(chǎng)效應(yīng)晶體管的閾值電壓,這樣可以有效地改善因?yàn)榧纳鷪?chǎng)效應(yīng)晶體管的導(dǎo)通而形成漏電的問題。

答案:場(chǎng)區(qū)離子注入阻擋層金屬是指在上下層材料間形成隔離層,防止上下層材料相互擴(kuò)散,提高它們相互間的附著作用。阻擋層金屬的要求是低接觸電阻、好的側(cè)壁和臺(tái)階覆蓋率、高的阻擋性。鋁的阻擋層金屬是()。

答案:鈦(Ti)和氮化鈦(TiN)阻擋層金屬是指在上下層材料間形成隔離層,防止上下層材料相互擴(kuò)散,提高它們相互間的附著作用。阻擋層金屬的要求是低接觸電阻、好的側(cè)壁和臺(tái)階覆蓋率、高的阻擋性。銅的阻擋層金屬是()。

答案:鉭(Ta)和氮化鉭(TaN)阻擋層金屬是指在上下層材料間形成隔離層,防止上下層材料相互擴(kuò)散,提高它們相互間的附著作用。阻擋層金屬的要求是低接觸電阻、好的側(cè)壁和臺(tái)階覆蓋率、高的阻擋性。鎢的阻擋層金屬是()。

答案:鈦(Ti)和氮化鈦(TiN)第三個(gè)大工藝步驟多晶硅柵結(jié)構(gòu)工藝。多晶硅沉積工藝工藝方法()。

答案:LPCVD第三個(gè)大工藝步驟多晶硅柵結(jié)構(gòu)工藝。柵氧化層的形成是硅片制造中的關(guān)鍵工藝,工藝方法采用()。

答案:干氧氧化第一個(gè)大工藝步驟雙阱工藝。PMOS管做在()里,NMOS管做在()里,用N阱-襯底PN結(jié)的()實(shí)現(xiàn)PMOS管和NMOS管之間的電氣隔離。

答案:N阱,P阱,反偏第二個(gè)大工藝步驟LOCOS隔離工藝。場(chǎng)區(qū)選擇氧化(局域氧化LOCOS)工藝目的:(),以實(shí)現(xiàn)相鄰MOS之間良好的電氣隔離。

答案:提高的場(chǎng)區(qū)寄生MOS的開啟電壓第五個(gè)大工藝步驟金屬互連的形成:BPSG沉積→回流/增密→光刻接觸孔→濺射Si-Al-Cu→光刻金屬互連。BPSG沉積工藝目的:生長(zhǎng)BPSG作為層間介質(zhì)ILD以隔離器件有源區(qū)與金屬互連,并鈍化器件表面。工藝方法()。

答案:LPCVD第三個(gè)大工藝步驟多晶硅柵結(jié)構(gòu)工藝。光刻多晶硅工藝目的:定義柵電極圖形,產(chǎn)生(

)。該工藝是硅片制造中的關(guān)鍵工藝!

答案:特征尺寸第三個(gè)大工藝步驟多晶硅柵結(jié)構(gòu)工藝。多晶硅沉積工藝目的()。

答案:做MOS管的柵電極材料第二個(gè)大工藝步驟LOCOS隔離工藝:墊氧氧化→氮化硅沉積→光刻有源區(qū)→光刻N(yùn)MOS管場(chǎng)區(qū)→NMOS管場(chǎng)區(qū)硼注入→場(chǎng)區(qū)選擇氧化。墊氧氧化工藝目的:(

)。

答案:減小氮化硅與硅之間的應(yīng)力第一個(gè)大工藝步驟雙阱工藝:備片→初氧氧化→光刻N(yùn)阱區(qū)→N阱磷注入→刻蝕初氧層→光刻P阱區(qū)→P阱硼注入→阱推進(jìn)。初氧氧化工藝目的:()。

答案:阱注入的緩沖層第四個(gè)大工藝步驟源/漏(S/D)注入工藝:光刻N(yùn)MOS管源漏區(qū)→NMOS管源漏區(qū)()注入。

答案:磷第六個(gè)大工藝步驟制作壓點(diǎn)及合金:鈍化→光刻壓焊窗口→合金。鈍化工藝目的:()。第七個(gè)大工藝步驟參數(shù)測(cè)試。

答案:保護(hù)電路器件表面第三個(gè)大工藝步驟多晶硅柵結(jié)構(gòu)工藝。多晶摻磷工藝目的:進(jìn)行摻雜以形成()的多晶硅柵電極。工藝方法:POCl3源磷擴(kuò)散。

答案:低阻第五個(gè)大工藝步驟金屬互連的形成。BPSG回流/增密作用:①();②BPSG致密化;③對(duì)BPSG起回流作用,使多晶硅臺(tái)階處的BPSG形成較緩的過渡區(qū)

答案:源漏注入雜質(zhì)的電激活,減少注入損傷第三個(gè)大工藝步驟多晶硅柵結(jié)構(gòu)工藝。去除氮化硅→柵氧化→多晶硅沉積→多晶摻磷→光刻多晶硅。柵氧化工藝目的:()。

答案:形成MOS器件的柵電介質(zhì)層第一個(gè)大工藝步驟雙阱工藝。阱的作用使PMOS和NMOS管的閾值電壓滿足要求;()。

答案:減小寄生的閉鎖效應(yīng)第四個(gè)大工藝步驟源/漏(S/D)注入工藝:光刻PMOS管源漏區(qū)→PMOS管源漏()注入。

答案:硼淀積多晶硅采用什么CVD工藝?摻雜的Poly-Si的主要用途。

答案:淀積多晶硅采用LPCVD。用途:①摻雜的Poly-Si在MOS器件中用做柵電極;②摻雜的Poly-Si做多晶電阻及橋聯(lián);③PIP電容的上下電極。摻雜的Poly-Si做柵電極的原因:解釋什么是鋁的結(jié)穿刺現(xiàn)象?簡(jiǎn)述其解決方法。

答案:在純鋁和硅的界面加熱合金化過程中(450~500℃),硅開始溶解在鋁中直到在鋁中的濃度達(dá)到0.5%,該過程消耗硅并在硅中形成空洞,可穿透淺結(jié),引起短路。解決方法:①使用含硅(1~2%)的鋁合金,鋁中硅已飽和,抑制硅向鋁中擴(kuò)散;②引入阻擋層金屬(例如TiN)以抑制硅擴(kuò)散。什么是金屬鋁的電遷移現(xiàn)象?其解決方法。

答案:當(dāng)金屬線流過大密度的電流時(shí),電子和金屬原子的碰撞引起金屬原子的移動(dòng)導(dǎo)致金屬原子的消耗和堆積。電遷移現(xiàn)象會(huì)造成金屬線開路、兩條鄰近的金屬線短路。純鋁的電遷移現(xiàn)象非常嚴(yán)重。解決方法:使用含0.5%銅的鋁合金簡(jiǎn)述淺槽隔離STI工藝及其優(yōu)點(diǎn)。

答案:淺槽隔離是在襯底上通過刻蝕槽、氧化物填充及氧化物平坦化等步驟,制作晶體管有源區(qū)之間的隔離區(qū)的一種工藝。它取代了LOCOS隔離工藝。優(yōu)點(diǎn):提高電路的集成度,改善電路的抗閂鎖性能。簡(jiǎn)述銅作為互連線的優(yōu)缺點(diǎn)。

答案:優(yōu)點(diǎn):①電阻率更低;②電流密度高:抗電遷徙能力好于鋁,銅合金中加入Al或Ti進(jìn)一步增強(qiáng)抗電遷移;③更少的工藝步驟:采用大馬士革方法,減少20%~30%;④易于沉積(銅CVD、電鍍銅);⑤銅的成本低。缺點(diǎn):①不能干法刻蝕銅;②銅在硅和二氧化硅中擴(kuò)散很快,芯片中的銅雜質(zhì)沾污使電路性能變壞;③抗腐蝕性能差;④粘附性差。常規(guī)深結(jié)(Xj≥2μm)擴(kuò)散采用兩步擴(kuò)散,①簡(jiǎn)述兩步擴(kuò)散工藝的兩個(gè)步驟;②簡(jiǎn)述各工藝步驟擴(kuò)散雜質(zhì)分布特點(diǎn)。

答案:第一步:預(yù)擴(kuò)散或預(yù)沉積,溫度一般較低(980℃以下)、時(shí)間短(小于60分)。此步擴(kuò)散為恒定表面源擴(kuò)散余誤差分布:①雜質(zhì)表面濃度由該種雜質(zhì)在擴(kuò)散溫度下的固溶度所決定。當(dāng)擴(kuò)散溫度不變時(shí),表面雜質(zhì)濃度維持不變;②擴(kuò)散時(shí)間越長(zhǎng),擴(kuò)散溫度越高,則擴(kuò)散進(jìn)入硅片內(nèi)的雜質(zhì)總量就越多;③擴(kuò)散時(shí)間越長(zhǎng),擴(kuò)散溫度越高,雜質(zhì)擴(kuò)散得越深。第二步:再擴(kuò)散或結(jié)推進(jìn),溫度一般較高(1200℃左右)、時(shí)間長(zhǎng)(大于120分),同時(shí)生長(zhǎng)SiO2此步擴(kuò)散為有限表面源擴(kuò)散高斯分布:①在整個(gè)擴(kuò)散過程中,雜質(zhì)總量保持不變;②擴(kuò)散時(shí)間越長(zhǎng),擴(kuò)散溫度越高,則雜質(zhì)擴(kuò)散得越深,表面濃度越低;③表面雜質(zhì)濃度可控。分辨率是將硅片上兩個(gè)相鄰的關(guān)鍵尺寸圖形區(qū)分開的能力,是光刻中一個(gè)重要的性能指標(biāo)。①寫出分辨率的方程;②簡(jiǎn)述提高分辨率的方法。

答案:k為工藝因子,范圍是0.6~0.8;λ為光源的波長(zhǎng);NA為曝光系統(tǒng)的數(shù)值孔徑。提高分辨率的方法:①減小工藝因子k:先進(jìn)曝光技術(shù)②減小光源的波長(zhǎng):汞燈?準(zhǔn)分子激光(?等離子體)③增大介質(zhì)折射率:浸入式曝光簡(jiǎn)述光刻工藝的主要的8個(gè)基本步驟。(8分)

答案:①氣相成底膜;②旋轉(zhuǎn)涂膠;③軟烘;④對(duì)準(zhǔn)和曝光;⑤曝光后烘培(PEB);⑥顯影;⑦堅(jiān)膜烘培;⑧顯影檢查。擴(kuò)散雜質(zhì)的高斯分布特點(diǎn)(有限源擴(kuò)散屬于此分布)

答案:①在整個(gè)擴(kuò)散過程中,雜質(zhì)總量保持不變;②擴(kuò)散時(shí)間越長(zhǎng),擴(kuò)散溫度越高,則雜質(zhì)擴(kuò)散得越深,表面濃度越低;③表面雜質(zhì)濃度可控。擴(kuò)散雜質(zhì)的余誤差函數(shù)分布特點(diǎn)(恒定表面源擴(kuò)散屬于此分布)

答案:①雜質(zhì)表面濃度由該種雜質(zhì)在擴(kuò)散溫度下的固溶度所決定。當(dāng)擴(kuò)散溫度不變時(shí),表面雜質(zhì)濃度維持不變;②擴(kuò)散時(shí)間越長(zhǎng),擴(kuò)散溫度越高,則擴(kuò)散進(jìn)入硅片內(nèi)的雜簡(jiǎn)述化學(xué)機(jī)械平坦化CMP概念。

答案:(ChemicalMechanicalPlanarization)也稱為化學(xué)機(jī)械拋光CMP(ChemicalMechanicalPolish)是通過化學(xué)反應(yīng)和機(jī)械研磨相結(jié)合的方法對(duì)表面起伏的硅片進(jìn)行平坦化的過程。簡(jiǎn)述化學(xué)氣相沉積CVD概念。

答案:ChemicalVaporDeposition.化學(xué)氣相沉積是利用電阻加熱、等離子體、光輻射等能源使某些氣態(tài)物質(zhì)發(fā)生化學(xué)反應(yīng),生成固態(tài)物質(zhì)并沉積在襯底表面形成薄膜的過程。亞微米CMOSIC工藝流程。②雙阱工藝:生長(zhǎng)隔離氧化硅→PW光刻→PW離子注入→NW光刻→NW離子注入→高溫退火。雙阱工藝中高溫退火工藝作用:雜質(zhì)再分布;

;

。

答案:修復(fù)注入損傷,注入雜質(zhì)電激活亞微米CMOSIC工藝流程。?金屬層1工藝:阻擋層金屬→淀積

金屬層,該金屬的優(yōu)點(diǎn)是

→淀積TiN→M1光刻→M1刻蝕。通孔1→金屬電容(MIM)→金屬塞2→通孔2→頂層金屬→鈍化層→制作壓點(diǎn)及合金→參數(shù)測(cè)試。

答案:硅鋁銅合金Si(0.5%)-Al(98.5%)-Cu(1%);改善鋁穿刺(結(jié)穿刺)現(xiàn)象,降低電遷移/star3/origin/3ea7aab7b11896ea23c42ef3fd318e8a.png

答案:<100>亞微米CMOSIC工藝流程。?ILD工藝:晶體管與第一層金屬之間形成的介質(zhì)材料,形成電性隔離。淀積非摻雜二氧化硅→淀積BPSG→CMP→淀積非摻雜二氧化硅區(qū)→淀積SiON。其中,淀積非摻雜二氧化硅目的是

。

答案:隔離BPSG與襯底、BPSG與上層金屬,防止BPSG中析出的硼和磷擴(kuò)散影響襯底和上層金屬亞微米CMOSIC工藝流程。?接觸孔工藝:晶體管與金屬層1連接通道。接觸孔光刻→干法刻蝕→淀積阻擋層金屬→淀積鎢→CMP。淀積鎢的工藝是金屬

工藝,金屬CVD具有優(yōu)良的臺(tái)階覆蓋率以及對(duì)高深寬比接觸通孔無間隙的填充。

答案:CVD亞微米CMOSIC工藝流程。④LOCOS隔離工藝:生長(zhǎng)LOCOS場(chǎng)氧→刻蝕Si3N4的頂部的薄氧化層→刻蝕Si3N4。LOCOS隔離工藝中利用

濕法刻蝕Si3N4的頂部的薄氧化層。利用

濕法刻蝕Si3N4,提高對(duì)熱氧化二氧化硅和硅的選擇比。

答案:高濃度氫氟酸HF,高溫濃磷酸H3PO4亞微米CMOSIC工藝流程。⑧輕摻雜漏(LDD)工藝目的:在源漏與溝道之間形成雜質(zhì)濃度梯度,從而減小漏極附近的峰值電場(chǎng),達(dá)到改善

和器件可靠性的目的。

答案:熱載流子注入效應(yīng)亞微米CMOSIC工藝流程。⑩源/漏(S/D)注入工藝,形成有源區(qū)摻雜和多晶硅電阻。源/漏(S/D)注入工藝采用快速熱退火RTP,溫度1000℃,時(shí)間幾秒,RTP的工藝與普通的熱退火相比較:

。

答案:減小注入深度的推進(jìn)亞微米CMOSIC工藝流程。?接觸孔工藝:晶體管與金屬層1連接通道。接觸孔光刻→干法刻蝕→淀積阻擋層金屬→淀積鎢→CMP。阻擋層金屬是在上下層材料間形成隔離層,防止上下層材料相互擴(kuò)散,粘附性。鎢的阻擋層金屬是

。

答案:Ti/TiN亞微米CMOSIC工藝流程。⑤閾值電壓離子注入工藝的用作

。

答案:調(diào)節(jié)NMOS、PMOS閾值電壓亞微米CMOSIC工藝流程。②雙阱工藝:生長(zhǎng)隔離氧化硅→PW光刻→PW離子注入→NW光刻→NW離子注入→高溫退火。雙阱工藝中隔離氧化硅薄膜的工藝作用:表面保護(hù)以免沾污;有助于

;有助于

。

答案:減小注入損傷,減輕注入溝道效應(yīng)亞微米CMOSIC工藝流程。⑦多晶硅柵工藝:淀積多晶硅柵→淀積WSi2→柵極光刻→柵極刻蝕。多晶硅的干法刻蝕采用

。

答案:Cl基氣體亞微米CMOSIC工藝流程。③有源區(qū)工藝:生長(zhǎng)前置氧化(墊氧)層→淀積Si3N4→淀積SiON層→光刻有源區(qū)→有源區(qū)刻蝕。有源區(qū)工藝中淀積SiON層,作為光刻的底部抗反射層,可以降低

的影響。

答案:駐波效應(yīng)亞微米CMOSIC工藝流程。③有源區(qū)工藝:生長(zhǎng)前置氧化(墊氧)層→淀積Si3N4→淀積SiON層→光刻有源區(qū)→有源區(qū)刻蝕。有源區(qū)工藝中干氧氧化生長(zhǎng)前置氧化(墊氧)層,其作用是

。

答案:減小Si3N4層對(duì)襯底的應(yīng)力亞微米CMOSIC工藝流程。⑥柵氧化層工藝:生長(zhǎng)厚柵氧化層(中壓器件)→生長(zhǎng)薄柵氧化層(低壓器件)。柵氧化層工藝生長(zhǎng)

。

答案:形成MOS管的柵介質(zhì)層亞微米CMOSIC工藝流程。⑨側(cè)墻形成工藝的工藝目的:側(cè)墻用來環(huán)繞多晶硅柵的側(cè)壁阻擋大劑量的

以免其接近溝道導(dǎo)致源漏穿通。淀積二氧化硅,然后利用二氧化硅回蝕工藝。

答案:S/D注入亞微米CMOSIC工藝流程。③有源區(qū)工藝:生長(zhǎng)前置氧化(墊氧)層→淀積Si3N4→淀積SiON層→光刻有源區(qū)→有源區(qū)刻蝕。有源區(qū)工藝中利用

工藝方法淀積Si3N4層,其作用是

。

答案:LPCVD,場(chǎng)氧化的遮蔽層和場(chǎng)區(qū)離子注入的阻擋層亞微米CMOSIC工藝流程。④LOCOS隔離工藝:生長(zhǎng)LOCOS場(chǎng)氧→刻蝕Si3N4的頂部的薄氧化層→刻蝕Si3N4。LOCOS隔離的缺點(diǎn):

效應(yīng);

效應(yīng)。

答案:鳥嘴,白帶亞微米CMOSIC工藝流程。⑦多晶硅柵工藝:淀積多晶硅柵→淀積WSi2→柵極光刻→柵極刻蝕。多晶硅淀積的工藝方法:

。作用:形成導(dǎo)電的柵電極。摻雜的Poly-Si做柵電極的6個(gè)原因:通過摻雜可得到特定的電阻;與SiO2有優(yōu)良的界面特性;和后續(xù)高溫工藝的兼容性;比金屬電極(如Al)更高的可靠性;在陡峭的結(jié)構(gòu)上淀積的均勻性;

。

答案:LPCVD,實(shí)現(xiàn)柵的自對(duì)準(zhǔn)工藝深亞微米CMOSIC工藝流程。⑧側(cè)墻形成工藝。側(cè)墻用來環(huán)繞多晶硅柵的側(cè)壁阻擋大劑量的以免其接近溝道導(dǎo)致源漏穿通。

答案:S/D注入深亞微米CMOSIC工藝流程。②有源區(qū)工藝:生長(zhǎng)前置氧化(墊氧)層→淀積Si3N4層→淀積SiON層→有源區(qū)光刻→STI干法刻蝕。淀積Si3N4層的其作用是、后續(xù)STICMP的停止層。

答案:硬掩模版深亞微米CMOSIC工藝流程。?Silicide工藝:淀積SAB(SilicideBlock,金屬硅化物阻擋層)→SAB光刻/刻蝕→淀積Co和TiN→低阻態(tài)的。

答案:金屬硅化物CoSi2深亞微米CMOSIC工藝流程。⑥多晶硅柵工藝:淀積多晶硅柵→淀積SiON→柵極光刻→刻蝕。多晶硅的干法刻蝕采用。

答案:Cl基氣體深亞微米CMOSIC工藝流程。②有源區(qū)工藝:生長(zhǎng)前置氧化(墊氧)層→淀積Si3N4層→淀積SiON層→有源區(qū)光刻→STI干法刻蝕。有源區(qū)工藝中干氧氧化生長(zhǎng)前置氧化(墊氧)層,其作用是。

答案:減小Si3N4層對(duì)襯底的應(yīng)力深亞微米CMOSIC工藝流程。⑤柵氧化層工藝:生長(zhǎng)厚柵氧化層(中壓器件)→生長(zhǎng)薄柵氧化層(低壓器件)。柵氧化層工藝生長(zhǎng)。

答案:形成MOS管的柵介質(zhì)層深亞微米CMOSIC工藝流程。⑨源/漏(S/D)注入工藝,形成有源區(qū)摻雜和多晶硅電阻。。源/漏(S/D)注入工藝采用快速熱退火RTP,溫度1000℃,時(shí)間幾秒,RTP的工藝與普通的熱退火相比較:。

答案:減小注入深度的推進(jìn)深亞微米CMOSIC工藝流程。①襯底制備。選用P型晶圓材料裸片做為襯底,晶向?yàn)?。該晶?載流子具有較高的遷移率,所以器件的速度也會(huì)更快。

答案:<100>深亞微米CMOSIC工藝流程。④雙阱工藝:生長(zhǎng)隔離氧化硅→NW光刻→NW離子注入→PW光刻→PW離子注入→高溫退火。隔離氧化硅薄膜的工藝作用:①表面保護(hù)以免沾污;②有助于;③有助于。

答案:減小注入損傷,減輕注入溝道效應(yīng)深亞微米CMOSIC工藝流程。⑦輕摻雜漏(LDD)離子注入工藝:低壓器件NLDD/PLDD離子注入→中