電子技術(shù)基礎(chǔ)（第五版）課件 第9章 集成邏輯門(mén)電路

課題九集成邏輯門(mén)電路9.1TTL與非門(mén)9.2CMOS集成邏輯門(mén)9.3集成邏輯門(mén)電路的使用課題小結(jié)

9.1TTL與非門(mén)

這種集成邏輯門(mén)的輸入級(jí)和輸出級(jí)都是由晶體管構(gòu)成的，并實(shí)現(xiàn)與非功能，所以稱(chēng)為晶體管晶體管邏輯與非門(mén)，簡(jiǎn)稱(chēng)TTL與非門(mén)。

9.1.1典型TTL與非門(mén)電路

1.電路組成

圖9.1是典型TTL與非門(mén)電路，它由三部分組成：輸入級(jí)由多發(fā)射極三極管V1和電阻R1

組成，完成與邏輯功能；中間級(jí)由V2、R2、R3

組成，其作用是將輸入級(jí)送來(lái)的信號(hào)分成兩個(gè)相位相反的信號(hào)來(lái)驅(qū)動(dòng)V3和V5

管；輸出級(jí)由V3、V4、V5、R4和R5

組成，其中V5為反相管，V3、V4組成的復(fù)合管是V5的有源負(fù)載，完成邏輯上的“非”。圖9.1典型TTL與非門(mén)

2.工作原理

1)當(dāng)輸入端有低電平時(shí)(UiL=0.3V)

2)當(dāng)輸入端全為高電平時(shí)(UiH=3.6V)

當(dāng)電路輸入有低電平時(shí)，輸出為高電平；而輸入全為高電平時(shí)，輸出為低電平。電路的輸出和輸入之間符合與非邏輯，即

9.1.2TTL與非門(mén)的特性與主要參數(shù)

1.電壓傳輸特性

電壓傳輸特性是指與非門(mén)輸出電壓uo隨輸入電壓ui變化的關(guān)系曲線。圖9.2(a)、(b)分別為電壓傳輸特性的測(cè)試電路和電壓傳輸特性曲線。圖9.2TTL與非門(mén)的電壓傳輸特性

圖9.2(b)所示電壓傳輸特性曲線可分成下列四段：

①ab段(截止區(qū))0≤ui<0.6V，uo=3.6V。

②bc段(線性區(qū))0.6V≤ui<1.3V，uo

線性下降。

③

cd段(轉(zhuǎn)折區(qū))1.3V≤ui<1.5V，uo

急劇下降。

④de段(飽和區(qū))ui≥1.5V，uo=0.3V。

從電壓傳輸特性可得以下主要參數(shù)：

(1)輸出高電平UoH和輸出低電平UoL。UoH是指輸入端有一個(gè)或一個(gè)以上為低電平時(shí)的輸出高電平值；UoL是指輸入端全部接高電平時(shí)的輸出低電平值。UoH的典型值為3.6V，

UoL的典型值為0.3V。但是，實(shí)際門(mén)電路的UoH和UoL并不是恒定值，考慮到元件參數(shù)的差異及實(shí)際使用時(shí)的情況，手冊(cè)中規(guī)定高、低電平的額定值為：UoH

=3V，UoL=0.35V。有的手冊(cè)中還對(duì)標(biāo)準(zhǔn)高電平(輸出高電平的下限值)USH及標(biāo)準(zhǔn)低電平(輸出低電平的上限值)USL做出規(guī)定：

USH≥2.7V，USL=0.5V。

(2)閾值電壓UTH。UTH是電壓傳輸特性的轉(zhuǎn)折區(qū)中點(diǎn)所對(duì)應(yīng)的ui值，是V5管截止與導(dǎo)通的分界線，也是輸出高、低電平的分界線。它的含義是：當(dāng)ui<UTH

時(shí)，與非門(mén)關(guān)門(mén)(V5管截止)，輸出為高電平；當(dāng)ui>UTH

時(shí)，與非門(mén)開(kāi)門(mén)(V5管導(dǎo)通)，輸出為低電平。實(shí)際上，閾值電壓有一定范圍，通常取UTH=1.4V。

(3)關(guān)門(mén)電平Uoff和開(kāi)門(mén)電平Uon。在保證輸出電壓為標(biāo)準(zhǔn)高電平USH(即額定高電平的90%)的條件下，所允許的最大輸入低電平稱(chēng)為關(guān)門(mén)電平Uoff。在保證輸出電壓為標(biāo)準(zhǔn)低

電平USL(額定低電平)的條件下，所允許的最小輸入高電平稱(chēng)為開(kāi)門(mén)電平Uon。Uoff和Uon是與非門(mén)電路的重要參數(shù)，表明正常工作情況下輸入信號(hào)電平變化的極限值，同時(shí)也反映了電路的抗干擾能力。一般：0.8V≤Uoff≤1.4V，1.4V≤Uon≤1.8V。

(4)噪聲容限。低電平噪聲容限是指與非門(mén)截止，保證輸出高電平不低于高電平下限值時(shí)，在輸入低電平基礎(chǔ)上所允許疊加的最大正向干擾電壓，用UNL表示。由圖9.2可知，

UNL=Uoff-UiL。高電平噪聲容限是指與非門(mén)導(dǎo)通，保證輸出低電平不高于低電平上限值時(shí)，在輸入高電平基礎(chǔ)上所允許疊加的最大負(fù)向干擾電壓，用UNH表示。由圖9.2可知，UNH

=UiH-Uon。顯然，為了提高器件的抗干擾能力，要求UNL與UNH

盡可能地接近。

2.輸入特性

1)輸入伏安特性

輸入伏安特性是指與非門(mén)輸入電流隨輸入電壓變化的關(guān)系曲線。圖9.3(a)為測(cè)試電路，圖9.3(b)為T(mén)TL與非門(mén)的輸入伏安特性曲線。一般規(guī)定輸入電流以流入輸入端為正。圖9.3TTL與非門(mén)的輸入伏安特性

由圖9.3可以得到以下幾個(gè)主要參數(shù)：

(1)輸入短路電流IiS指當(dāng)輸入端有一個(gè)接地時(shí)，流經(jīng)這個(gè)輸入端的電流，如圖9.4所示。由圖9.4示。由圖9.4得

當(dāng)Ui=0時(shí)，有圖9.4IiS的定義

(2)輸入漏電流IiH指當(dāng)任何一個(gè)輸入端接高電平時(shí)，流經(jīng)這個(gè)輸入端的電流，如圖9.5所示。由于此電流是流入與非門(mén)的，因而是正值。當(dāng)與非門(mén)的前級(jí)驅(qū)動(dòng)門(mén)輸出為高電平時(shí)，IiH

就是前級(jí)門(mén)的流出(拉)電流，因此，它也是一個(gè)和電路負(fù)載能力有關(guān)的參數(shù)。顯然，IiH越大，前級(jí)門(mén)輸出級(jí)的負(fù)載就越重。一般情況下，IiH

<40μA。

IiS和IiH都是TTL與非門(mén)的重要參數(shù)，是估算前級(jí)門(mén)帶負(fù)載能力的依據(jù)之一。圖9.5IiH的定義

2)輸入端負(fù)載特性

輸入端負(fù)載特性是指輸入端接上電阻Ri

時(shí)，輸入電壓ui隨Ri的變化關(guān)系。圖9.6(a)為測(cè)試電路，圖9.6(b)為T(mén)TL與非門(mén)的輸入負(fù)載特性曲線。圖9.6TTL與非門(mén)的輸入端負(fù)載特性

當(dāng)TTL與非門(mén)的一個(gè)輸入端外接電阻Ri時(shí)(其余輸入端懸空)，在一定范圍內(nèi)，輸入電壓ui隨著Ri的增大而升高。在V5管導(dǎo)通前，輸入電壓為

(1)關(guān)門(mén)電阻Roff。使TTL與非門(mén)輸出為標(biāo)準(zhǔn)高電平USH

時(shí)，所對(duì)應(yīng)的輸入端電阻Ri的最大值稱(chēng)為關(guān)門(mén)電阻，用Roff表示。

(2)開(kāi)門(mén)電阻Ron。使TTL與非門(mén)輸出為標(biāo)準(zhǔn)低電平時(shí)，輸入端外接電阻的最小值稱(chēng)為開(kāi)門(mén)電阻，用Ron表示。

這兩個(gè)參數(shù)是與非門(mén)電路中的重要參數(shù)。當(dāng)Ri<Roff時(shí)，TTL與非門(mén)截止，輸出高電平；當(dāng)Ri>Ron時(shí)，TTL與非門(mén)導(dǎo)通，輸出低電平。在TTL與非門(mén)典型電路中，一般選Roff=0.9kΩ，

Ron≥2.5kΩ。

3.輸出特性

TTL與非門(mén)的輸出特性是指它的輸出電壓與輸出電流(負(fù)載電流)的關(guān)系。

在實(shí)際應(yīng)用中，TTL與非門(mén)的輸出端總是要與其他門(mén)電路連接，也就是要帶負(fù)載。TTL與非門(mén)帶的負(fù)載分為灌電流負(fù)載和拉電流負(fù)載兩種。

1)輸入為高電平時(shí)的輸出特性(灌電流負(fù)載特性)

當(dāng)輸入全為高電平時(shí)，TTL與非門(mén)導(dǎo)通，輸出為低電平。此時(shí)，V5管飽和，負(fù)載電流為灌電流，如圖9.7(a)所示。負(fù)載RL越小，灌入V5管的電流IoL越大，V5管飽和程度變?nèi)?，輸出低電平值增大，如圖9.7(b)所示。為了保證TTL與非門(mén)的輸出為低電平，對(duì)IoL要有一個(gè)限制。一般將輸出低電平UoL=0.35V時(shí)的灌電流定義為最大灌電流Io(Lmax)。圖9.7輸入高電平時(shí)的輸出特性

2)輸入為低電平時(shí)的輸出特性(拉電流負(fù)載特性)

當(dāng)輸入端有一個(gè)為低電平時(shí)，TTL與非門(mén)截止，輸出為高電平。此時(shí)V5管截止，負(fù)載為拉電流，如圖9.8(a)所示。V3、V4管工作于射極跟隨器狀態(tài)，其輸出電阻很小。負(fù)載RL越小，從TTL與非門(mén)拉出的電流IoH越大，門(mén)電路的輸出高電平UoH將下降，如圖9.8(b)所示。為了保證TTL與非門(mén)的輸出為高電平，IoH

不能太大，一般將輸出高電平UoH=2.7V時(shí)的拉電流定義為最大拉電流IoH(max)。圖9.8輸入低電平時(shí)的輸出特性

4.其他參數(shù)

1)平均傳輸延遲時(shí)間tpd

平均傳輸延遲時(shí)間tpd是指TTL與非門(mén)電路導(dǎo)通傳輸延遲時(shí)間tp1和截止延遲時(shí)間tp2的平均值，即tpd=(tp1+tp2)/2，如圖9.9所示。tpd是衡量門(mén)電路開(kāi)關(guān)速度的一個(gè)重要參數(shù)。一般，tpd=10~40ns。圖9.9tpd的定義

2)空載功耗

空載功耗是指TTL與非門(mén)輸出端不接負(fù)載時(shí)所消耗的功率，又分為導(dǎo)通功耗和截止功耗。

導(dǎo)通功耗Pon是與非門(mén)輸出為低電平時(shí)消耗的功率；截止功耗Poff是與非門(mén)輸出為高電平時(shí)消耗的功率。導(dǎo)通功耗大于截止功耗。門(mén)電路的功耗指標(biāo)通常是空載導(dǎo)通功耗。TTL門(mén)的功耗范圍為12~22mW。

9.1.3其他邏輯功能的TTL門(mén)電路

1.集電極開(kāi)路與非門(mén)(OC門(mén))

在實(shí)際使用中，有時(shí)需要將多個(gè)與非門(mén)的輸出端直接并聯(lián)來(lái)實(shí)現(xiàn)“與”的功能，如圖9.10所示。圖9.10與非門(mén)輸出端直接并聯(lián)

并不是所有形式的與非門(mén)都能接成“線與”電路。具有推拉式輸出的與非門(mén)，其輸出端就不允許進(jìn)行線與連接。因此，無(wú)論輸出是高電平還是低電平，輸出電阻都比較低，如果將兩個(gè)輸出端直接相連，當(dāng)一個(gè)門(mén)的輸出為高電平，另一個(gè)門(mén)輸出為低電平時(shí)，就會(huì)形成一條從+UCC到地的低阻通路，必將產(chǎn)生一個(gè)很大的電流從截止門(mén)的V4管灌入到導(dǎo)通門(mén)的V5

管，如圖9.11所示。這個(gè)電流不僅會(huì)使導(dǎo)通門(mén)的輸出低電平抬高，甚至?xí)p壞兩個(gè)門(mén)的輸出管，這是不允許的。為了克服一般TTL門(mén)不能直接相連的缺點(diǎn)，人們又研制出了集電極開(kāi)路與非門(mén)。圖9.11兩個(gè)TTL與非門(mén)輸出端相連

集電極開(kāi)路與非門(mén)簡(jiǎn)稱(chēng)OC門(mén)，電路如圖9.12(a)所示，其邏輯符號(hào)如圖9.12(b)所示。OC門(mén)是用外接電阻RL來(lái)代替V3、V4復(fù)合管組成的有源負(fù)載，它在工作時(shí)需外接負(fù)載電阻RL和電源。只要RL選擇恰當(dāng)，既能保證輸出的高、低電平符合要求，又能使輸出三極管的負(fù)載電流不至于過(guò)大。圖9.12集電極開(kāi)路與非門(mén)

RL的取值原則是：應(yīng)保證輸出高電平UoH≥2.7V，輸出低電平UoL≤0.35V。

綜上所述，可以得出以下兩種OC門(mén)電路：

①OC門(mén)在單個(gè)使用時(shí)，在輸出端與電源UCC之間必須外接一個(gè)負(fù)載電阻RL，如圖9.13所示；

②當(dāng)n個(gè)OC門(mén)的輸出端并聯(lián)時(shí)，能實(shí)現(xiàn)“線與”功能，如圖9.14所示。圖9.13OC門(mén)單個(gè)使用時(shí)的接法圖9.14n個(gè)OC門(mén)輸出端并聯(lián)接法

圖9.15三態(tài)門(mén)

圖9.16控制端高電平有效的

三態(tài)門(mén)主要應(yīng)用在數(shù)字系統(tǒng)的總線結(jié)構(gòu)中，實(shí)現(xiàn)用一條總線有秩序地傳送幾組不同數(shù)據(jù)或信號(hào)，如圖9.17所示。圖9.17用三態(tài)門(mén)接成總線結(jié)構(gòu)

三態(tài)門(mén)還可實(shí)現(xiàn)數(shù)據(jù)的雙向傳輸，如圖9.18所示。圖9.18用三態(tài)門(mén)實(shí)現(xiàn)數(shù)據(jù)的雙向傳輸

9.1.4TTL集成邏輯門(mén)電路產(chǎn)品系列

74系列TTL與非門(mén)的延遲時(shí)間及功耗如表9.2所示。

由表9.2可知：

(1)H型和S型相比較，功耗相近，但S型速度較高，較優(yōu)于H型。

(2)L型和LS型相比較，功耗相近，而LS型速度較高，在低功耗高速場(chǎng)合更多地使用LS型。

(3)標(biāo)準(zhǔn)型和LS型相比較，速度相近，但LS型功耗較小，較優(yōu)于標(biāo)準(zhǔn)型產(chǎn)品。

9.2CMOS集成邏輯門(mén)

9.2.1CMOS反相器CMOS反相器電路如圖9.19(a)所示。它是由NMOS管VN和PMOS管VP組合而成的。VN和VP的柵極相連，作為反相器的輸入端；漏極相連，作為反相器的輸出端。VP是負(fù)載管，其源極接電源UDD的正極，VN為放大管(驅(qū)動(dòng)管)，其源極接地。為了使電路正常工作，要求電源電壓大于兩管開(kāi)啟電壓的絕對(duì)值之和，即UDD>|UTP|+UTN。圖9.19CMOS反相器及其等效電路

1.工作原理

設(shè)+UDD=+10V，VN、VP的開(kāi)啟電壓UTN=|UTP|，其工作原理如下：

(1)當(dāng)輸入電壓為低電平時(shí)，即UGSN=0，VN截止，等效電阻極大，相當(dāng)于

S1

斷開(kāi)，而UGSP=-UDD<UTP，所以VP導(dǎo)通，導(dǎo)通等效電阻極小，相當(dāng)于S2

接通，如圖9.19(b)所示，輸出電壓為高電平，即uo≈+UDD。

(2)當(dāng)輸入電壓為高電平時(shí)，工作情況正好相反，VN

導(dǎo)通，VP截止，相當(dāng)于S1

接通，S2

斷開(kāi)，如圖9.19(c)所示，輸出電壓為低電平，即uo≈0V。

綜上所述，可以得出以下結(jié)論：

①輸出電壓uo與輸入電壓ui是反相關(guān)系。

②反相器不論輸入是高電平還是低電平，VN

管和VP管中總有一個(gè)處于截止?fàn)顟B(tài)，靜態(tài)電流近似為零，所以靜態(tài)功耗很小。

③VN管和VP管跨導(dǎo)gm都較大，即導(dǎo)通等效電阻都很小，能為負(fù)載電容提供一個(gè)低阻抗的充電回路，因而開(kāi)關(guān)速度較高。

2.CMOS反相器的電壓傳輸特性

典型的CMOS反相器的電壓傳輸特性曲線如圖9.20所示。由圖9.20可知，電壓傳輸特性的過(guò)渡區(qū)比較陡峭，說(shuō)明CMOS反相器雖有動(dòng)態(tài)功耗，但其平均功耗仍遠(yuǎn)低于其他任何一種邏輯電路。這是CMOS電路的突出特點(diǎn)。另外，VN

和VP的特性接近相同，使電路有互補(bǔ)對(duì)稱(chēng)性，即VN和VP互為負(fù)載管，顯然，閾值電壓VTH接近UDD/2，所以CMOS反相器的電壓傳輸特性曲線比較接近理想開(kāi)關(guān)特性。圖9.20CMOS反相器電壓傳輸特性

3.CMOS反相器的主要特點(diǎn)

CMOS反相器具有以下特點(diǎn)：

(1)靜態(tài)功耗小。

(2)工作速度高。

(3)抗干擾能力強(qiáng)。由于UTH=UDD/2，UoL

≈0，UoH

≈+UDD，則它的噪聲容限為UNL=UNH=UDD/2，因而抗干擾能力強(qiáng)。

(4)扇出系數(shù)大。因?yàn)閂N、VP管的導(dǎo)通等效電阻都比較小，所以拉電流和灌電流負(fù)載能力都很強(qiáng)，可以驅(qū)動(dòng)比較多的同類(lèi)型CMOS門(mén)電路。

(5)只用一組電源，且允許電源電壓在3~18V范圍內(nèi)變化，所以CMOS的電源電壓波動(dòng)范圍大。

(6)制造工藝復(fù)雜，成本高，且門(mén)電路的集成度較小。

9.2.2CMOS門(mén)電路

1.CMOS與非門(mén)

圖9.21所示是一個(gè)兩輸入端的CMOS與非門(mén)電路，它是由兩個(gè)CMOS反相器構(gòu)成的。A、B為輸入端，Y為輸出端。其工作原理如下：

(1)當(dāng)輸入端A或B中有一個(gè)為低電平時(shí)，兩個(gè)串聯(lián)的NMOS管VN1、VN2中至少有一個(gè)截止，而并聯(lián)的PMOS管VP1、VP2中至少有一個(gè)是導(dǎo)通的，所以，輸出端Y是高電平。

(2)當(dāng)輸入端A和B都為高電平時(shí)，VN1、VN2導(dǎo)通，VP1、VP2截止，輸出端Y為低電平。

該電路符合與非門(mén)的邏輯關(guān)系：圖9.21CMOS與非門(mén)電路

2.CMOS或非門(mén)

圖9.22所示是一個(gè)兩輸入端的CMOS或非門(mén)電路。A、B為輸入端，Y為輸出端。其工作原理如下：

(1)當(dāng)輸入端A和B都為低電平時(shí)，并聯(lián)的VN1、VN2均截止，串聯(lián)的VP1、VP2導(dǎo)通，其輸出端Y是高電平。

(2)當(dāng)輸入端A或B中有一個(gè)為高電平時(shí)，VN1、VN2中至少有一個(gè)導(dǎo)通，而VP1、VP2中至少有一個(gè)截止，所以，輸出端Y是低電平。

該電路符合或非門(mén)的邏輯關(guān)系：圖9.22CMOS或非門(mén)電路

圖9.23CMOS三態(tài)門(mén)

4.CMOS傳輸門(mén)和模擬開(kāi)關(guān)

1)CMOS傳輸門(mén)

將P溝道增強(qiáng)型MOS管VP和N溝道增強(qiáng)型MOS管VN并聯(lián)起來(lái)，并在兩管的柵極加互補(bǔ)的控制信號(hào)就構(gòu)成了CMOS傳輸門(mén)，簡(jiǎn)稱(chēng)TG。其電路及邏輯符號(hào)如圖9.24所示。它是一種傳輸信號(hào)的可控開(kāi)關(guān)電路。圖9.24CMOS傳輸門(mén)

CMOS傳輸門(mén)的工作原理如下：

設(shè)電源電壓UDD=10V，控制信號(hào)的高、低電平分別為+10V和0V，兩管的開(kāi)啟電壓的絕對(duì)值均為3V，輸入信號(hào)ui的變化范圍為0~+UDD。

2)模擬開(kāi)關(guān)

將CMOS傳輸門(mén)和一個(gè)反相器結(jié)合，則可組成一個(gè)模擬開(kāi)關(guān)，如圖9.25所示。圖9.25模擬開(kāi)關(guān)

9.2.3CMOS集成邏輯門(mén)電路產(chǎn)品系列

1.CC4000系列

第