數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)實(shí)驗(yàn)報(bào)告

PAGEPAGE8數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)實(shí)驗(yàn)實(shí)驗(yàn)報(bào)告（注：正文共14頁(yè)）作者：計(jì)算機(jī)學(xué)院030311班姓名：芮江學(xué)號(hào)：03031068完成日期：2005-06-26實(shí)驗(yàn)一基本邏輯門(mén)電路實(shí)驗(yàn)一.基本邏輯門(mén)電路性能（參數(shù)）測(cè)試（一）實(shí)驗(yàn)?zāi)康?.掌握TTL與非門(mén)，與或非門(mén)和異或門(mén)輸入與輸出之間的邏輯關(guān)系。2.熟悉TTL中，小規(guī)模集成電路的外形，管腳和使用方法。（二）實(shí)驗(yàn)所用器件 1.二輸入四與非門(mén)74LS001片2.二輸入四或非門(mén)74LS021片（三）實(shí)驗(yàn)內(nèi)容1.測(cè)試二輸入四與非門(mén)74LS00一個(gè)與非門(mén)的輸入和輸出之間的邏輯關(guān)系。2.測(cè)試二輸入四異或門(mén)74LS86一個(gè)異或門(mén)的輸入和輸出之間的邏輯關(guān)系。（四）實(shí)驗(yàn)接線圖及實(shí)驗(yàn)測(cè)試1.測(cè)試74LS00邏輯關(guān)系輸入輸出引腳1引腳2引腳3LL1LH1HL1HH0

結(jié)論：一個(gè)與非門(mén)當(dāng)兩個(gè)輸入為高電平時(shí)輸出為低電平，其它輸入時(shí)輸出為高電平。2.測(cè)試74LS86邏輯關(guān)系輸入輸出引腳1引腳2引腳3LL0LH1HL1HH0結(jié)論：一個(gè)異或門(mén)當(dāng)有兩輸入不同時(shí)，輸出為高電平，當(dāng)兩輸入相同時(shí)，輸出為低電平。二．TTL，HC和HCT器件的傳輸特性（一）實(shí)驗(yàn)?zāi)康恼莆誘TL，HCT和HC器件的傳輸特性掌握萬(wàn)用表的使用方法。（二）實(shí)驗(yàn)器件和儀表1.六反相器74LS04片2.六反相器74LC04片3.六反相器74LHCT04片4.萬(wàn)用表（三）實(shí)驗(yàn)內(nèi)容1.測(cè)試TTL器件74LS04一個(gè)非門(mén)的傳輸特性2.測(cè)試HC器件74HC04一個(gè)非門(mén)的傳輸特性3.測(cè)試HCT器件74HCT04一個(gè)與非門(mén)的傳輸特性（四）實(shí)驗(yàn)接線圖及實(shí)驗(yàn)結(jié)果1.實(shí)驗(yàn)接線圖如圖２.輸出無(wú)負(fù)載時(shí)74LS04、74HC04、74HCT04電壓傳輸特性測(cè)試數(shù)據(jù)輸入Vi（V）輸入V0（V）74LS0474HC0474HCT040.04.284.924.920.24.164.914.900.44.084.904.910.64.014.911.120.83.764.900.631.02.524.880.421.20.084.910.021.40.064.900.011.60.064.890.011.80.074.890.002.00.074.900.002.20.082.480.002.40.072.320.002.80.060.010.003.20.060.010.003.60.060.010.004.00.060.010.004.40.070.010.004.80.060.010.005.00.060.010.00３.按測(cè)試結(jié)果給出輸出無(wú)負(fù)載時(shí)74LS04、74HC04和74HCT04電壓傳輸特性曲線，并與下圖比較。比較結(jié)果基本吻合。三、邏輯門(mén)控制電路用與非門(mén)和異或門(mén)安裝如圖1.8（a）所示的電路。檢驗(yàn)它的真值表。實(shí)驗(yàn)二組合邏輯電路部件試驗(yàn)一．試驗(yàn)?zāi)康模赫莆者壿嬰娐吩O(shè)計(jì)的基本方法；掌握EDA軟件工具M(jìn)AX+PlusII的原理圖輸入方法；掌握MAX+PlusII的邏輯電路編譯、波形仿真的方法實(shí)驗(yàn)內(nèi)容：內(nèi)容：3-8譯碼器（74LS138）的波形仿真器件：3-8譯碼器3-8譯碼器原理圖3-8譯碼器波形圖2、設(shè)計(jì)一個(gè)2-4譯碼器（功能要求見(jiàn)真值表）2-4譯碼器真值表輸入輸出EA1A2Q0Q1Q2Q3I∮∮11110000111011011101101111110表中E為允許使能輸入端，A1、A2為譯碼器輸入，Q0、Q1、Q2、Q3分別為輸出，∮是任意狀態(tài)。2-4譯碼器原理圖2-4譯碼器波形圖3、設(shè)計(jì)并實(shí)現(xiàn)一個(gè)4位二進(jìn)制全加器（1）二進(jìn)制全加器原理：兩個(gè)n位二進(jìn)制數(shù)相加的加法運(yùn)算電路是由一個(gè)半加器和（n-1）個(gè)全加器組成。它把兩個(gè)n位二進(jìn)制數(shù)（A,B）分別作為輸入信號(hào)。產(chǎn)生一個(gè)(n+1)位二進(jìn)制數(shù)作它的和數(shù)（Cn-1,S）。一個(gè)n位二進(jìn)制加法器的方框圖如下圖所示。圖中A和B是用來(lái)相加的兩個(gè)n位輸入信號(hào)，Cn-1,Sn-1,Sn-2,……S2,S1,S0是它們的和數(shù)。在該電路中對(duì)A0和B0相加用一個(gè)半加器，對(duì)其它位都用全加器。如果需要，串接這些電路以擴(kuò)充相加的為數(shù)，那么它的第一級(jí)也必須是全加器。下圖表示用全加器實(shí)現(xiàn)的加法器電路。Cn-1Sn-1Sn-2S2S1S0加法器……加法器二進(jìn)制加法器原理圖……AnAn-1A1A0BnA輸入信號(hào)B輸入信號(hào)下面是全加器的n位二進(jìn)制加法原理圖：Cn-1Sn-1Cn-2Sn-2C1S1C0S0C-1C-1Bn-1Bn-2B1A1B0A（2）實(shí)驗(yàn)步驟：①設(shè)計(jì)1位二進(jìn)制全加器，其邏輯表達(dá)式如下：Sn=Aneq\o\ac(○,+)Bneq\o\ac(○,+)Cn-1Cn=AnB0+Cn-1(Aneq\o\ac(○,+)Bn)An是被加數(shù)，Bn是加數(shù)，Sn是和數(shù)，Cn是向高位的進(jìn)位，Cn-1是低位的進(jìn)位。利用1位二進(jìn)制全加器構(gòu)成一個(gè)4位二進(jìn)制全加器，進(jìn)行仿真。設(shè)計(jì)的原理圖如下：編譯，進(jìn)行波形仿真，得到如下波形:實(shí)驗(yàn)三時(shí)序電路設(shè)計(jì)一．實(shí)驗(yàn)?zāi)康?．掌握RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器的工作原理。2．學(xué)會(huì)正確使用RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器。二．實(shí)驗(yàn)內(nèi)容用74LS00構(gòu)成一個(gè)RS觸發(fā)器。給出R、S波形序列，進(jìn)行波形仿真，說(shuō)明RS觸發(fā)器的功能。RS觸發(fā)器原理圖RS觸發(fā)器波形圖D觸發(fā)器DFF（或雙D觸發(fā)器74LS74中一個(gè)D觸發(fā)器）功能測(cè)試。D觸發(fā)器的輸入端口CLR是復(fù)位或清零，PRN是（置位）；給定D（數(shù)據(jù)）、CLK（時(shí)鐘）波形序列，進(jìn)行波形仿真，記錄輸入與輸出Q波形。說(shuō)明D觸發(fā)器是電平觸發(fā)還是上升沿觸發(fā)，分析原因。D觸發(fā)器原理圖如下：D觸發(fā)器波形圖JK觸發(fā)器JKFF（或雙JK觸發(fā)器74LS73、74LS76中一個(gè)JK觸發(fā)器）功能測(cè)試與分析。JK觸發(fā)器輸入端口CLR是復(fù)位端，PRN是置位端，CLKS是時(shí)鐘。給出CK，J，K的波形，仿真JK觸發(fā)器的功能，說(shuō)明JK觸發(fā)器的CLK何時(shí)有效。D觸發(fā)器原理圖結(jié)論：D觸發(fā)器74LS74是上升沿觸發(fā)，JK觸發(fā)器74LS73是下降沿觸發(fā)。4．異步計(jì)數(shù)器異步計(jì)數(shù)器是指輸入時(shí)鐘信號(hào)只作用于計(jì)數(shù)單元中的最低位觸發(fā)器，各觸發(fā)器之間相互串行，由低一位觸發(fā)器的輸出逐個(gè)向高一位觸發(fā)器傳遞進(jìn)位信號(hào)而使得觸發(fā)器逐級(jí)翻轉(zhuǎn)，所以前級(jí)狀態(tài)的變化是下級(jí)變化的條件，只有低位觸發(fā)器翻轉(zhuǎn)后才能產(chǎn)生進(jìn)位信號(hào)使高位觸發(fā)器翻轉(zhuǎn)。1）計(jì)數(shù)器單元電路仿真a）用74LS93構(gòu)成一個(gè)2位十六進(jìn)制計(jì)數(shù)器，并進(jìn)行波形仿真。2位十六進(jìn)制計(jì)數(shù)器原理圖2位十六進(jìn)制計(jì)數(shù)器波形圖5.自循環(huán)寄存器（1）用D觸發(fā)器DFF（或74LS74）構(gòu)成一個(gè)四位自循環(huán)寄存器。方法是第一級(jí)的Q端接第二級(jí)的D端，依次類推，最后第四級(jí)的Q端接第一級(jí)的D端。四個(gè)D觸發(fā)器的CLK端連接在一起，然后接單脈沖時(shí)鐘。（2）對(duì)設(shè)計(jì)的電路建立相應(yīng)的波形仿真文件，進(jìn)行波形仿真。將觸發(fā)器Q0置1（即PRN0輸入一個(gè)負(fù)脈沖），Q1、Q2、Q3清0（即CLR1、CLR2、CLR3輸入一個(gè)負(fù)脈沖）。（3）進(jìn)行器件編程（定義自循環(huán)寄存器的輸入/輸出引腳號(hào)）。（4）連線驗(yàn)證所設(shè)計(jì)電路的正確性預(yù)置初始狀態(tài)（與波形仿真相同），自循環(huán)寄存器的PRNi和CLRi端連接到開(kāi)關(guān)的電平輸出插空，輸入端CLK引腳連接到實(shí)驗(yàn)系統(tǒng)的單脈沖輸出插孔，輸出端Q0、Q1、Q2、Q3連接到LED顯示燈。由時(shí)鐘CLK輸入端輸入單脈沖，觀察并記錄Q0、Q1、Q2、Q3的狀態(tài)變化。自循環(huán)移位寄存器原理圖自循環(huán)移位寄存器波形圖實(shí)驗(yàn)四：基于VHDL的基本邏輯電路設(shè)計(jì)一.實(shí)驗(yàn)?zāi)康模?.學(xué)會(huì)使用VHDL語(yǔ)言設(shè)計(jì)數(shù)字電路單元的方法。2.掌握對(duì)VHDL語(yǔ)言設(shè)計(jì)的數(shù)字單元電路的調(diào)試，波形仿真的方法。二.實(shí)驗(yàn)內(nèi)容：依據(jù)實(shí)驗(yàn)內(nèi)容的要求，編寫(xiě)實(shí)現(xiàn)實(shí)驗(yàn)電路功能的VHDL語(yǔ)言程序。利用EDA工具M(jìn)AX-PLUS1的文本輸入法，輸入，編輯，編譯VHDL語(yǔ)言的工程文件：建立相應(yīng)仿真波形文件，進(jìn)行波形仿真，記錄仿真波形，輸入與輸出波形的時(shí)延差;分析設(shè)計(jì)電路的正確性。用VHDL語(yǔ)言設(shè)計(jì)一個(gè)模六計(jì)數(shù)器。代碼如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYEDA_COUNT6ISPORT(clk:INSTD_LOGIC;clr:INSTD_LOGIC;qa,qb,qc,cout:OUTSTD_LOGIC);ENDEDA_COUNT6;ARCHITECTUREbehaveOFEDA_COUNT6ISsignalnext_count:STD_LOGIC_VECTOR(3DOWNTO0);BEGINCOUNT_PROC:PROCESS(clk,clr)BEGINIFclr=’0’next_count<=”0000”ELSIF(clk‘EVENTANDclk=’1’CASEnext_countISWHEN“0000”=>next_count<=”0001WHEN“0001”=>next_count<=”0010WHEN“0010”=>next_count<=”0011WHEN“0011”=>next_count<=”0100WHEN“0100”=>next_count<=”1101WHEN“1101”=>next_count<=”0000WHENOTHERS=>next_count<=”0000”ENDCASE;ENDIF;qa<=next_count(0);qb<=next_count(1);qc<=next_count(2);cout<=next_count(3);ENDPROCESS;ENDbehave;經(jīng)過(guò)編譯后，得到的功能波形如下：設(shè)計(jì)電路圖如下：將本電路下載到實(shí)驗(yàn)板上，通過(guò)操作時(shí)鐘脈沖，可以看到數(shù)碼管從0到5的變化。實(shí)驗(yàn)五數(shù)子系統(tǒng)設(shè)計(jì)綜合實(shí)驗(yàn)一.實(shí)驗(yàn)?zāi)康模和ㄟ^(guò)實(shí)驗(yàn)使學(xué)生掌握數(shù)字系統(tǒng)電路的設(shè)計(jì)、調(diào)試及系統(tǒng)組裝的方法，提高學(xué)生的數(shù)字系統(tǒng)電路的綜合設(shè)計(jì)能力和實(shí)驗(yàn)技能。二.實(shí)驗(yàn)內(nèi)容：充分利用數(shù)字電路實(shí)驗(yàn)系統(tǒng)提供的各種硬件資源，利用VHDL語(yǔ)言（或VHDL語(yǔ)言與組合邏輯圖元結(jié)合）設(shè)計(jì)所需電路，完成數(shù)字電路設(shè)計(jì)與設(shè)計(jì)電路的功能檢測(cè)。具體內(nèi)容：設(shè)計(jì)一個(gè)秒表，即一個(gè)模60的計(jì)數(shù)器。實(shí)驗(yàn)器件：7490、74157、7448、74138，還要用到以前做的模6計(jì)數(shù)器counter6.基本思路：用模6計(jì)數(shù)器作為高位，模10計(jì)數(shù)器作為低位，通過(guò)數(shù)據(jù)選擇器在數(shù)碼管上交替顯示從0到59不同的數(shù)碼。下面是設(shè)計(jì)的電路原理圖下載到實(shí)驗(yàn)板上調(diào)試，通過(guò)手動(dòng)控制脈沖信號(hào)，可以看到數(shù)碼管從00到59一次循環(huán)顯示數(shù)碼。心得體會(huì)：剛開(kāi)始從7490得QD到COUNTER6的CLK直接連上了，沒(méi)有考慮到器件是時(shí)鐘信號(hào)上升