《電子技術(shù)》課件第8章

第8章時序邏輯電路8.1

觸發(fā)器8.2時序邏輯電路8.3異步計數(shù)器8.4寄存器本章小結(jié)習(xí)題8.1觸發(fā)器觸發(fā)器的種類很多,根據(jù)功能不同可分為RS、JK、D、T觸發(fā)器等。所有觸發(fā)器都有以下兩個基本性能:

(1)具備兩個穩(wěn)定狀態(tài)(1態(tài)和0態(tài)),在一定條件下可保持在一個狀態(tài)不變。

(2)在一定的外加信號作用下,觸發(fā)器可以從一種穩(wěn)態(tài)變化到另一種穩(wěn)態(tài)。8.1.1基本RS觸發(fā)器

1.電路組成基本RS觸發(fā)器是一種最簡單的觸發(fā)器,是構(gòu)成各種觸發(fā)器的基礎(chǔ)。它由兩個與非門(或者或非門)的輸入和輸出交叉連接而成,如圖8.1.1所示?；綬S觸發(fā)器有兩個輸入端和(又稱觸發(fā)信號端):為復(fù)位端,當(dāng)=0時,Q變?yōu)?,故也稱為置0端;為置位端,當(dāng)=0時,Q變?yōu)?,稱為置“1”端?；綬S觸發(fā)器還有兩個互補(bǔ)輸出端Q和:Q=1時,

=0,反之亦然。圖8.1.1基本RS觸發(fā)器

2.功能分析觸發(fā)器有兩個穩(wěn)定狀態(tài):Qn為觸發(fā)器的原狀態(tài)(現(xiàn)態(tài)),即觸發(fā)信號輸入前的狀態(tài);Qn+1為觸發(fā)器的新狀態(tài)(次態(tài)),即觸發(fā)信號輸入后的狀態(tài)。其功能可采用狀態(tài)表、特征方程式、邏輯符號圖、狀態(tài)轉(zhuǎn)換圖、波形圖(或稱時序圖)來描述。

1)狀態(tài)表由圖8.1.1(a)可知,

(1)當(dāng)=0,

=1時,無論Qn為何種狀態(tài),Qn+1=0。

(2)當(dāng)=1,

=0時,無論Qn為何種狀態(tài),Qn+1=1。，

(3)當(dāng)=1,

=1時,由Qn+1及的關(guān)系式可知,觸發(fā)器將保持原有的狀態(tài)不變,即原來的狀態(tài)被觸發(fā)器存儲起來,體現(xiàn)了觸發(fā)器的記憶作用。

(4)當(dāng)=0,

=0時,兩個與非門的輸出Qn+1與全為1,破壞了觸發(fā)器的互補(bǔ)關(guān)系,是不定狀態(tài),應(yīng)當(dāng)避免出現(xiàn)。狀態(tài)表如表8.8.1所示。從表8.8.1中可以看出,該觸發(fā)器有置“0”、置“1”功能。與均為低電平有效,可使觸發(fā)器的輸出狀態(tài)轉(zhuǎn)換為相應(yīng)的0或1。RS觸發(fā)器的邏輯符號如圖8.8.1(b)所示,方框下面的兩個小圓圈表示輸入低電平有效。當(dāng)、均為低電平時,輸出狀態(tài)不定,有兩種情況:當(dāng)=

=0,Q=

=1時,違反了互補(bǔ)關(guān)系;當(dāng)由00同時變?yōu)?1時,由于兩個與非門的延遲時間不同,因此次態(tài)不能確定。

2)特征方程式據(jù)表8.1.1畫出卡諾圖,如圖8.1.2所示,化簡得:(8.1.1)(約束條件)由式(8.1.1)可知,Qn+1不僅與輸入觸發(fā)信號、的組合狀態(tài)有關(guān),而且與前一時刻輸出狀態(tài)Qn有關(guān),故觸發(fā)器具有記憶作用。圖8.1.2卡諾圖

3)狀態(tài)轉(zhuǎn)換圖(簡稱狀態(tài)圖)每個觸發(fā)器只能記存一位二進(jìn)制代碼,所以其輸出有0和1兩個狀態(tài)。狀態(tài)轉(zhuǎn)換圖是以圖形的方式來描述觸發(fā)器的狀態(tài)轉(zhuǎn)換規(guī)律的,如圖8.1.3所示。圖中,圓圈表示狀態(tài)的個數(shù),箭頭表示狀態(tài)轉(zhuǎn)換的方向,箭頭線上標(biāo)注的觸發(fā)器信號取值表示狀態(tài)轉(zhuǎn)換的條件。圖8.1.3狀態(tài)圖

4)波形圖如圖8.1.4所示,畫波形圖時,對應(yīng)一個時刻,時刻以前為Qn,時刻以后則為Qn+1,故波形圖上只標(biāo)注Q與,因其有不定狀態(tài),故Q與要同時畫出。畫圖時應(yīng)根據(jù)功能表來確定各個時間段Q與的狀態(tài)。圖8.1.4波形圖綜上所述,基本RS觸發(fā)器具有如下特點(diǎn):

(1)它具有兩個穩(wěn)定狀態(tài),分別為1和0,故稱雙穩(wěn)定觸發(fā)器。如果沒有外加觸發(fā)信號作用,則它將保持原有狀態(tài)不變,觸發(fā)器具有記憶作用。在外加觸發(fā)信號作用下,觸發(fā)器輸出狀態(tài)才可能發(fā)生變化,輸出狀態(tài)直接受輸入信號的控制,也稱其為直接復(fù)位－置位觸發(fā)器。

(2)當(dāng)、端輸入均為低電平時,輸出狀態(tài)不定,即=

=0,Q=

=1,這違反了互補(bǔ)關(guān)系。當(dāng)從00變?yōu)?1時,狀態(tài)不能確定,如圖8.1.4所示。

(3)與非門構(gòu)成的基本RS觸發(fā)器的功能可簡化為表8.1.2所示。8.1.2同步觸發(fā)器在數(shù)字系統(tǒng)中,常常要求某些觸發(fā)器按一定節(jié)拍同步動作,以取得系統(tǒng)的協(xié)調(diào)。為此,產(chǎn)生了由時鐘信號CP控制的觸發(fā)器(又稱鐘控觸發(fā)器),此觸發(fā)器的輸出在CP信號有效時才根據(jù)輸入信號改變狀態(tài),故稱同步觸發(fā)器。

1.同步RS觸發(fā)器

1)電路組成同步RS觸發(fā)器的電路組成如圖8.1.5所示。圖中,、是直接置0、置1端,用來設(shè)置觸發(fā)器的初始狀態(tài)。

2)功能分析同步RS觸發(fā)器的邏輯電路圖和邏輯符號如圖8.1.5(a)、(b)所示。當(dāng)CP=0時,Q與保持不變。當(dāng)CP=1,

,時,代入基本RS觸發(fā)器的特征方程得:(約束條件)利用基本RS觸發(fā)器的功能表可得同步RS觸發(fā)器的功能表如表8.1.3所示,狀態(tài)圖如圖8.1.6所示。圖8.1.5同步RS觸發(fā)器的電路組成圖8.1.6狀態(tài)圖只有當(dāng)同步RS觸發(fā)器的CP脈沖、R、S均為高電平有效時,觸發(fā)器狀態(tài)才能改變。與基本RS觸發(fā)器相比,同步RS觸發(fā)器增加了時間控制,但其輸出的不定狀態(tài)將直接影響觸發(fā)器的工作質(zhì)量。

2.同步JK觸發(fā)器

1)電路組成同步JK觸發(fā)器的電路組成如圖8.1.7所示。圖8.1.7同步JK觸發(fā)器的電路組成

2)功能分析按圖8.1.7(a)所示的邏輯電路,同步JK觸發(fā)器的功能分析如下:當(dāng)CP=0時,R=S=1,Qn+1=Qn觸發(fā)器的狀態(tài)保持不變。當(dāng)CP=1時,將和代入，可得:(8.1.2)在同步觸發(fā)器功能表的基礎(chǔ)上,得到JK觸發(fā)器的功能表如表8.1.4所示,狀態(tài)圖如圖8.1.8所示。圖8.1.8狀態(tài)圖由表8.1.4可知:

(1)當(dāng)J=0,K=1時,

,置“0”。

(2)當(dāng)J=1,K=0時,

,置“1”。

(3)當(dāng)J=0,K=0時,Qn+1=Qn,保持不變。

(4)當(dāng)J=1,K=1時,,翻轉(zhuǎn)或計數(shù)。所謂計數(shù),就是觸發(fā)器狀態(tài)翻轉(zhuǎn)的次數(shù)與CP脈沖輸入的個數(shù)相等,以翻轉(zhuǎn)的次數(shù)記錄CP的個數(shù)。J=K=1時的波形圖如圖8.1.9所示。圖8.1.9

J=K=1時的波形圖

3.存在的問題同步觸發(fā)器由于CP有效時間過長,出現(xiàn)了空翻現(xiàn)象,使觸發(fā)器的應(yīng)用受到了限制?？辗F(xiàn)象就是在CP=1期間,觸發(fā)器的輸出狀態(tài)翻轉(zhuǎn)兩次或兩次以上的現(xiàn)象。圖8.1.10所示為第1、2個CP=1期間Q狀態(tài)變化的情況。因此,為了保證觸發(fā)器可靠的工作,防止出現(xiàn)空翻現(xiàn)象,必須限制輸入的觸發(fā)信號在CP=1期間不發(fā)生變化,如圖中第3個CP=1期間的情況。圖8.1.10空翻波形圖8.1.3邊沿觸發(fā)器邊沿觸發(fā)器是在時鐘信號CP上升沿或下降沿到來的瞬間,觸發(fā)器才根據(jù)輸入觸發(fā)信號改變輸出狀態(tài),而在時鐘信號CP的其他時刻,觸發(fā)器將保持輸出狀態(tài)不變,從而防止了空翻現(xiàn)象。邊沿觸發(fā)器有TTL型和CMOS型,還分為正邊沿(上升沿)、負(fù)邊沿(下降沿)和正負(fù)邊沿觸發(fā)器。

1.負(fù)邊沿JK觸發(fā)器

1)電路組成負(fù)邊沿JK觸發(fā)器的邏輯電路和邏輯符號如圖8.1.11所示。圖8.1.11負(fù)邊沿JK觸發(fā)器

2)功能分析負(fù)邊沿JK觸發(fā)器在工作時,要求其與非門G3、G4的平均延遲時間tpd1比與非門構(gòu)成的基本觸發(fā)器的平均延遲時間tpd2要長,起延時觸發(fā)的作用。

(1)CP=1期間,與或非門輸出所以觸發(fā)器的狀態(tài)保持不變。此時與非門輸出，

(2)CP下降沿到來,CP=0,由于tpd1＞tpd2,因此與或非門中的A、D與門結(jié)果為0,與或非門變?yōu)榛綬S觸發(fā)器,

(3)CP=0期間,與非門G3、G4輸出結(jié)果Q4=Q3=1,此時觸發(fā)器的輸出Qn+1將保持狀態(tài)不變。

(4)CP上升沿到來,CP=1,與或非門恢復(fù)正常,Qn+1=Qn,

保持狀態(tài)不變。由上述分析得出,此觸發(fā)器是在CP脈沖下降沿按特征方程式進(jìn)行狀態(tài)轉(zhuǎn)換的,故稱此觸發(fā)器為負(fù)邊沿觸發(fā)器。其狀態(tài)表、狀態(tài)圖和同步JK觸發(fā)器相同,只是邏輯符號和時序圖不同,邏輯符號如圖8.1.11(b)所示。這種觸發(fā)器功能強(qiáng),性能好,與同步JK觸發(fā)器比較,克服了在CP=1期間不允許J、K變化的限制,因此應(yīng)用極為廣泛。

3)集成JK觸發(fā)器

74LS112為雙下降沿JK觸發(fā)器,其管腳排列圖及符號圖如圖8.1.12所示。圖8.1.12

74LS112管腳排列圖

2.T和T′觸發(fā)器

1)T觸發(fā)器將JK觸發(fā)器的輸入端J與K相連,引入一個新的輸入信號,JK觸發(fā)器就變?yōu)門觸發(fā)器。在CP脈沖的作用下,根據(jù)輸入信號T的取值,T觸發(fā)器具有保持和計數(shù)功能,其特征方程為

T觸發(fā)器的邏輯符號如圖8.1.13所示。圖8.1.13

T觸發(fā)器的邏輯符號

2)T′觸發(fā)器將T觸發(fā)器的輸入端置T=1,就構(gòu)成了T′觸發(fā)器。在CP脈沖的作用下,觸發(fā)器實(shí)現(xiàn)計數(shù)功能。其特征方程式為

T′觸發(fā)器的邏輯符號如圖8.1.14所示。圖8.1.14

T′觸發(fā)器的邏輯符號8.1.4維持阻塞D觸發(fā)器維持阻塞觸發(fā)器(又稱維阻觸發(fā)器)利用觸發(fā)器翻轉(zhuǎn)時內(nèi)部產(chǎn)生的反饋信號使觸發(fā)器翻轉(zhuǎn)后的狀態(tài)Qn+1得以維持,并阻止其向下一個狀態(tài)轉(zhuǎn)換(即空翻),從而克服了空翻。維持阻塞觸發(fā)器有RS、JK、T、T′和D觸發(fā)器,應(yīng)用較多的是維阻D觸發(fā)器。D觸發(fā)器又稱D鎖存器,是專門用來存放數(shù)據(jù)的觸發(fā)器。

1.電路組成維阻D觸發(fā)器的邏輯電路與邏輯符號如圖8.1.15所示。圖8.1.15維阻D觸發(fā)器

2.功能分析結(jié)合圖8.1.15所示的電路,維持阻塞觸發(fā)器的功能分析如下:在CP上升沿(CP↑)到來之前,CP=0,R=1,S=1,Qn+1=Qn,保持不變。

(1)設(shè)D=1,則,。①CP↑到來,CP=1,,

,據(jù)基本RS觸發(fā)器的功能知,Qn+1=1=D。②CP=1期間,因Qn+1=1,S=0,置1維持線起作用,確保S=0不變,同時,經(jīng)置0阻塞線使R=1阻止了Qn+1向0轉(zhuǎn)換,雖然D在此期間變化會使A=D跟著變化,但S=0既維持了Qn+1=1不變,也阻塞了其空翻,保持1狀態(tài)不變。③CP下降沿(CP↓)到來,CP=0,R=1,S=1,Qn+1保持不變。

(2)設(shè)D=0,則,B=0。①CP↑到來,CP=1,

,

,Qn+1=0=D。②CP=1期間,因Qn+1=0,R=0,故置0維持線起作用,確保R=0不變,經(jīng)置1阻塞線阻塞了空翻,使輸出0狀態(tài)不變。③CP↓到來,CP=0,R=1,S=1,Qn+1保持不變。由上述分析可知,維阻D觸發(fā)器在CP脈沖上升沿觸發(fā)翻轉(zhuǎn),且特征方程式為Qn+1=D,它通過維持、阻塞線有效地克服了空翻現(xiàn)象。但要注意輸入信號D一定是CP脈沖上升沿到來之前的值,如果D與CP脈沖同時變化,則D變化的值將不能存入Q內(nèi),如圖8.1.16中第三個CP脈沖所示。從結(jié)構(gòu)上看,D信號必須比CP脈沖提前2tpd時間到達(dá)才能隨CP脈沖起作用,改變輸出Qn+1的狀態(tài)。

(3)維持阻塞D觸發(fā)器的波形圖如圖8.1.16所示。圖8.1.16維持阻塞D觸發(fā)器的波形圖

3.集成D觸發(fā)器

74LS74為雙上升沿D觸發(fā)器,其管腳排列如圖8.1.17所示。圖中,CP為時鐘輸入端;D為數(shù)據(jù)輸入端;Q、為互補(bǔ)輸出端;為直接復(fù)位端,低電平有效;為直接置位端,低電平有效。和用來設(shè)置初始狀態(tài)。圖8.1.17

74LS74的管腳排列圖*8.1.5

CMOS觸發(fā)器

CMOS觸發(fā)器與TTL觸發(fā)器一樣,其種類繁多。常用的集成觸發(fā)器有74HC74(D觸發(fā)器)和CC4027(JK觸發(fā)器)。CC4027的管腳排列如圖8.1.18所示,其功能表如表8.1.5所示。使用時,應(yīng)注意CMOS觸發(fā)器的電源電壓為3～18V。圖8.1.18

CMOS觸發(fā)器的管腳排列圖8.1.6觸發(fā)器的相互轉(zhuǎn)換

JK觸發(fā)器和D觸發(fā)器是數(shù)字邏輯電路使用最廣泛的兩種觸發(fā)器。觸發(fā)器產(chǎn)品也主要是這兩種形式。若需用其他功能的觸發(fā)器,則可以用這兩種觸發(fā)器變換后得到。轉(zhuǎn)換方法如下:在進(jìn)行觸發(fā)器之間的轉(zhuǎn)換時,總是將已有的觸發(fā)器轉(zhuǎn)換成待求的觸發(fā)器。所謂已有的觸發(fā)器,是指在市場上比較容易購買的觸發(fā)器,即JK型和D型觸發(fā)器,而待求的觸發(fā)器可以是五種類型的觸發(fā)器中的任意一種。在轉(zhuǎn)換時,可以按照以下幾個步驟進(jìn)行:

(1)寫出已有觸發(fā)器和待求觸發(fā)器的特性方程。

(2)變換待求觸發(fā)器的特性方程,使其形式與已有觸發(fā)器的特性方程一致。

(3)根據(jù)方程式,如果變量相同,系數(shù)相等,則方程一定相等的原則,比較已有和待求觸發(fā)器的特性方程,求出轉(zhuǎn)換邏輯。

(4)畫電路圖。

1.JK觸發(fā)器轉(zhuǎn)換為D、T觸發(fā)器

JK觸發(fā)器的特征方程為

D觸發(fā)器的特征方程為T觸發(fā)器的特征方程為JK轉(zhuǎn)換為D:則JK轉(zhuǎn)換為T:則T=J=K。

JK觸發(fā)器轉(zhuǎn)換為D觸發(fā)器、T觸發(fā)器的電路如圖8.1.19所示。圖8.1.19

JK觸發(fā)器轉(zhuǎn)換為D、T觸發(fā)器

2.D觸發(fā)器轉(zhuǎn)換為JK觸發(fā)器

D轉(zhuǎn)換為JK:D觸發(fā)器轉(zhuǎn)換為JK觸發(fā)器的電路如圖8.1.20所示。圖8.1.20

D觸發(fā)器轉(zhuǎn)換為JK觸發(fā)器8.2時序邏輯電路時序電路結(jié)構(gòu)方框圖如圖8.2.1所示。它由兩部分組成:一部分是由邏輯門構(gòu)成的組合電路,另一部分是由觸發(fā)器構(gòu)成的、具有記憶功能的反饋支路或存儲電路。圖8.2.1中,A0～Ai代表時序電路輸入信號;Z0～Zk代表時序電路輸出信號;W0～Wm代表存儲電路現(xiàn)時輸入信號;Q0～Qn代表存儲電路現(xiàn)時輸出信號。A0～Ai和Q0～Qn共同決定時序電路輸出狀態(tài)Z0～Zk。圖8.2.1時序邏輯電路結(jié)構(gòu)方框圖按觸發(fā)脈沖輸入方式的不同,時序電路可分為同步時序電路和異步時序電路。同步時序電路是指電路中各觸發(fā)器狀態(tài)的變化受同一個時鐘脈沖控制;異步時序電路中,各觸發(fā)器狀態(tài)的變化不受同一個時鐘脈沖控制。8.2.1時序邏輯電路的分析方法分析時序電路的目的是確定已知電路的邏輯功能和工作特點(diǎn),其具體步驟如下:

(1)寫相關(guān)方程式。根據(jù)給定的邏輯電路圖寫出電路中各個觸發(fā)器的時鐘方程、驅(qū)動方程和輸出方程。①時鐘方程:時序電路中各個觸發(fā)器CP脈沖之間的邏輯關(guān)系。②驅(qū)動方程:時序電路中各個觸發(fā)器輸入信號之間的邏輯關(guān)系。③輸出方程:時序電路的輸出Z=f(A,Q),若無輸出,則此方程可省略。

(2)求各個觸發(fā)器的狀態(tài)方程。將時鐘方程和驅(qū)動方程代入相應(yīng)觸發(fā)器的特征方程式中,求出觸發(fā)器的狀態(tài)方程。

(3)求出對應(yīng)狀態(tài)值。①列狀態(tài)表:將電路輸入信號和觸發(fā)器原態(tài)的所有取值組合代入相應(yīng)的狀態(tài)方程,求得相應(yīng)觸發(fā)器的次態(tài),列表得出。②畫狀態(tài)圖(反映時序電路狀態(tài)轉(zhuǎn)換規(guī)律及相應(yīng)輸入、輸出信號取值情況的幾何圖形)。③畫時序圖(反映輸入、輸出信號及各觸發(fā)器狀態(tài)的取值在時間上對應(yīng)關(guān)系的波形圖)。

(4)歸納上述分析結(jié)果,確定時序電路的功能。根據(jù)狀態(tài)、狀態(tài)圖和時序圖進(jìn)行分析歸納,確定電路的邏輯功能和工作特點(diǎn)。8.2.2時序邏輯電路分析舉例

【例8.2.1】

分析圖8.2.2所示的時序電路的邏輯功能。圖8.2.2時序電路

解:

(1)寫相關(guān)方程式。①時鐘方程:CP0=CP1=CP↓②驅(qū)動方程:③輸出方程:Z=Q1Q0

(2)求出各個觸發(fā)器的狀態(tài)方程。

JK觸發(fā)器特性方程為將對應(yīng)驅(qū)動方程分別代入特性方程,進(jìn)行化簡變換可得狀態(tài)方程:

(3)求出對應(yīng)狀態(tài)值。①列狀態(tài)表:列出電路輸入信號和觸發(fā)器原態(tài)的所有取值組合,代入相應(yīng)的狀態(tài)方程,求得相應(yīng)的觸發(fā)器次態(tài)及輸出,列表得到表8.2.1所示的狀態(tài)表。②畫狀態(tài)圖,如圖8.2.3(a)所示,畫時序圖,如圖8.2.3(b)所示。圖8.2.3時序電路對應(yīng)圖形

(4)歸納上述分析結(jié)果,確定該時序電路的邏輯功能。從時鐘可知,該電路是同步時序電路。從圖8.2.3(a)所示的狀態(tài)圖可知,隨著CP脈沖的遞增,不論從電路輸出的哪一個狀態(tài)開始,觸發(fā)器輸出Q1Q0的變化都會進(jìn)入同一個循環(huán)過程,而且循環(huán)過程中包括四個狀態(tài),并且狀態(tài)之間是遞增變化的。當(dāng)Q1Q0=11時,輸出Z=1;當(dāng)Q1Q0取其他值時,輸出Z=0。在Q1Q0變化的一個循環(huán)過程中,Z=1只出現(xiàn)一次,故Z為進(jìn)位輸出信號。由圖8.2.3(b)所示的時序圖可知,Q0端輸出矩形信號的周期是輸入CP信號的周期的兩倍,所以Q0端輸出信號的頻率是輸入CP信號頻率的1/2,對應(yīng)Q1端輸出信號的頻率是輸入CP信號頻率的1/4,因此N進(jìn)制計數(shù)器同時也是一個N分頻器。所謂分頻,就是降低頻率,N分頻器輸出信號頻率是其輸入信號頻率的1/N。8.2.3同步計數(shù)器計數(shù)器是用來實(shí)現(xiàn)累計電路輸入CP脈沖個數(shù)功能的時序電路。在計數(shù)功能的基礎(chǔ)上,計數(shù)器還可以實(shí)現(xiàn)計時、定時、分頻和自動控制等功能,應(yīng)用十分廣泛。計數(shù)器按照CP脈沖的輸入方式可分為同步計數(shù)器和異步計數(shù)器。計數(shù)器按照計數(shù)規(guī)律可分為加法計數(shù)器、減法計數(shù)器和可逆計數(shù)器。計數(shù)器按照計數(shù)的進(jìn)制可分為二進(jìn)制計數(shù)器(N=2n)和非二進(jìn)制計數(shù)器(N≠2n),其中,N代表計數(shù)器的進(jìn)制數(shù),n代表計數(shù)器中觸發(fā)器的個數(shù)。

1.同步計數(shù)器同步二進(jìn)制計數(shù)器電路如圖8.2.4所示。圖8.2.4同步二進(jìn)制計數(shù)器分析過程如下:

(1)寫相關(guān)方程式。時鐘方程:CP0=CP1=CP2=CP↓驅(qū)動方程:(2)求各個觸發(fā)器的狀態(tài)方程。JK觸發(fā)器特性方程為將對應(yīng)的驅(qū)動方程式分別代入JK觸發(fā)器的特性方程式,進(jìn)行化簡變換可得狀態(tài)方程:

(3)求出對應(yīng)狀態(tài)值。列狀態(tài)表,如表8.2.2所示。畫狀態(tài)圖,如圖8.2.5(a)所示。畫時序圖,如圖8.2.5(b)所示。圖8.2.5同步計數(shù)器狀態(tài)圖

(4)歸納分析結(jié)果,確定該時序電路的邏輯功能。由時鐘方程可知,該電路是同步時序電路。由狀態(tài)圖可知,隨著CP脈沖的遞增,觸發(fā)器Q2Q1Q0值是遞減的,且經(jīng)過八個CP脈沖完成一個循環(huán)過程。綜上所述,此電路是同步三位二進(jìn)制(或一位八進(jìn)制)減法計數(shù)器。

2.同步二進(jìn)制計數(shù)器的連接規(guī)律和特點(diǎn)同步二進(jìn)制計數(shù)器一般由JK觸發(fā)器和門電路構(gòu)成,n個JK觸發(fā)器(F0－Fn－1)可以構(gòu)成N位同步二進(jìn)制計數(shù)器,其具體的連接規(guī)律如表8.2.3所示。根據(jù)表8.2.3所示的連接規(guī)律可構(gòu)成同步任意二進(jìn)制計數(shù)器,同步四位二進(jìn)制加法計數(shù)器如圖8.2.6所示,其功能請讀者自行分析。由圖8.2.2、圖8.2.4和圖8.2.6所示的電路可得出相應(yīng)結(jié)論:同步二進(jìn)制計數(shù)器中不存在外部反饋,并且計數(shù)器進(jìn)制數(shù)N和計數(shù)器中觸發(fā)器個數(shù)n之間滿足N=2n。因?yàn)橥接嫈?shù)器中的各個觸發(fā)器均在輸入CP脈沖的同一時刻觸發(fā),所以計數(shù)速度快,并且避免出現(xiàn)因觸發(fā)器翻轉(zhuǎn)時刻不一致而產(chǎn)生干擾毛刺現(xiàn)象。圖8.2.6同步四位二進(jìn)制加法計數(shù)器

3.同步非二進(jìn)制計數(shù)器

【例8.2.2】分析圖8.2.7所示的同步非二進(jìn)制計數(shù)器的邏輯功能。圖8.2.7同步非二進(jìn)制計數(shù)器

解:(1)寫出方程式。①時鐘方程:CP0=CP1=CP2=CP↓②驅(qū)動方程:

(2)求各個觸發(fā)器的狀態(tài)方程:

(3)求出對應(yīng)狀態(tài)值。①列狀態(tài)表。列出電路輸入信號和觸發(fā)器原態(tài)的所有取值組方程,代入相應(yīng)的狀態(tài)方程,求得相應(yīng)的觸發(fā)器次態(tài)及輸出,列表得到狀態(tài)表,如表8.2.4所示。②畫狀態(tài)圖,如圖8.2.8(a)所示。畫時序圖,如圖8.2.8(b)所示。圖8.2.8同步計數(shù)器對應(yīng)圖形

(4)歸納分析結(jié)果,確定該時序電路的邏輯功能。由時鐘方程可知,該電路是同步時序電路。由表8.2.4所示的狀態(tài)表可知,計數(shù)器輸出Q2Q1Q0共有八種狀態(tài)000～111。由圖8.2.8(a)所示的狀態(tài)圖可知,隨著CP脈沖的遞增,觸發(fā)器輸出Q2Q1Q0會進(jìn)入一個有效循環(huán)過程,此循環(huán)過程包括了五個有效輸出狀態(tài),其余三個輸出狀態(tài)為無效狀態(tài),所以要檢查該電路能否自啟動。檢查的方法是:不論電路從哪一個狀態(tài)開始工作,在CP脈沖的作用下,觸發(fā)器輸出的狀態(tài)都會進(jìn)入有效循環(huán)圈內(nèi),此電路就能夠自啟動;反之,此電路不能自啟動。8.2.4集成同步計數(shù)器

1.集成同步計數(shù)器74LS161

74LS161是一種同步四位二進(jìn)制加法集成計數(shù)器。其管腳排列圖如圖8.2.9所示,其邏輯功能表如表8.2.5所示。圖8.2.9

74LS161管腳排列圖當(dāng)復(fù)位端=0時,輸出Q3Q2Q1Q0全為零,實(shí)現(xiàn)異步清除功能(又稱復(fù)位功能)。當(dāng)=“1”,預(yù)置控制端=“0”,并且CP=CP↑時,Q3Q2Q1Q0=D3D2D1D0,實(shí)現(xiàn)同步預(yù)置數(shù)功能。當(dāng)=

=“1”且CTP·CTT=0時,輸出Q3Q2Q1Q0保持不變。當(dāng)=

=CTP=CTT=“1”,并且CP=CP↑時,計數(shù)器才開始加法計數(shù),實(shí)現(xiàn)計數(shù)功能。

2.任意(N)進(jìn)制計數(shù)器下面以集成同步計數(shù)器74LS161為例,采用不同方法構(gòu)成任意(N)進(jìn)制計數(shù)器。

1)直接清零法直接清零法是利用芯片的復(fù)位端和與非門,將N所對應(yīng)的輸出二進(jìn)制代碼中等于“1”的輸出端,通過與非門反饋到集成芯片的復(fù)位端,使輸出回零。例如,用74LS161芯片構(gòu)成十進(jìn)制計數(shù)器,令=CTP=CTT=“1”,因?yàn)镹=10,所以其對應(yīng)的二進(jìn)制代碼為1010,將輸出端Q3和Q1通過與非門接至74LS161的復(fù)位端,電路如圖8.2.10所示,可實(shí)現(xiàn)N值反饋清零法。圖8.2.10直接清零法構(gòu)成十進(jìn)制計數(shù)器當(dāng)=“0”時,計數(shù)器輸出Q3Q2Q1Q0復(fù)位清零。因

,故由“0”變?yōu)椤?”,計數(shù)器開始對輸入CP脈沖進(jìn)行加法計數(shù)。當(dāng)?shù)?0個CP脈沖輸入時,Q3Q2Q1Q0=1010,與非門輸入Q3和Q1同時為1,則與非門的輸出為“0”,即=“0”,使計數(shù)器復(fù)位清零,與非門的輸出又變?yōu)椤?”,即

=“1”時,計數(shù)器又開始重新計數(shù)。因?yàn)檫@種構(gòu)成任意(N)進(jìn)制計數(shù)器的方法簡單易行,所以其應(yīng)用廣泛。但是這種方法存在兩個問題:一是過渡狀態(tài),在圖8.2.10所示的十進(jìn)制計數(shù)器中輸出1010就是過渡狀態(tài),其出現(xiàn)時間很短暫;二是可靠性問題,因?yàn)樾盘栐谕ㄟ^門電路或觸發(fā)器時會有時間延遲,使計數(shù)器不能可靠清零。

2)預(yù)置數(shù)法預(yù)置數(shù)法與直接清零法基本相同,二者的主要區(qū)別在于:直接清零法利用的是芯片的復(fù)位端,而預(yù)置數(shù)法利用的是芯片的預(yù)置控制端和預(yù)置輸入端D3D2D1D0。因?yàn)?4LS161芯片的是同步預(yù)置數(shù)端,所以只能采用N－1值反饋法,其計數(shù)過程中不會出現(xiàn)過渡狀態(tài)。例如,圖8.2.11(a)所示的七進(jìn)制計數(shù)器,先令=CTP=CTT=“1”,再令預(yù)置輸入端D3D2D1D0=0000(即預(yù)置數(shù)“0”),以此為初態(tài)進(jìn)行計數(shù),從“0”到“6”共有七種狀態(tài),“6”對應(yīng)的二進(jìn)制代碼為0110,將輸出端Q2、Q1通過與非門接至74LS161的復(fù)位端,電路如圖8.2.11(a)所示。若=0,則當(dāng)CP脈沖上升沿(CP↑)到來時,計數(shù)器輸出狀態(tài)進(jìn)行同步預(yù)置,使Q3Q2Q1Q0=D3D2D1D0=0000,隨即,計數(shù)器又開始隨外部輸入的CP脈沖重新計數(shù),計數(shù)過程如圖8.2.11(b)所示。圖8.2.11預(yù)置數(shù)法構(gòu)成七進(jìn)制計數(shù)器(同步預(yù)置)

3)進(jìn)位輸出置最小數(shù)法進(jìn)位輸出置最小數(shù)法是利用芯片的預(yù)置控制端和進(jìn)位輸出端CO,將CO端輸出經(jīng)非門送到端,令預(yù)置輸入端D3D2D1D0輸入最小數(shù)M對應(yīng)的二進(jìn)制數(shù),最小數(shù)M=24-N。例如,九進(jìn)制計數(shù)器N=9,對應(yīng)的最小數(shù)M=24－9=7,(7)10=(0111)2,相應(yīng)地預(yù)置輸入端D3D2D1D0=0111,并且令

=CTP=CTT=“1”,電路如圖8.2.12(a)所示,對應(yīng)的狀態(tài)圖如圖8.2.12(b)所示。從0111至1111共九個有效狀態(tài),其計數(shù)過程中也不會出現(xiàn)過渡狀態(tài),請讀者思考其中的原因。圖8.2.12進(jìn)位輸出置最小數(shù)法構(gòu)成九進(jìn)制計數(shù)器（同步預(yù)置）

4)級聯(lián)法一片74LS161可構(gòu)成從二進(jìn)制到十六進(jìn)制之間任意進(jìn)制的計數(shù)器,利用兩片74LS161就可構(gòu)成從十七進(jìn)制到二百五十六進(jìn)制之間任意進(jìn)制的計數(shù)器,依次類推,可根據(jù)計數(shù)需要選取芯片數(shù)量。當(dāng)計數(shù)器容量需要采用兩塊或更多的同步集成計數(shù)器芯片時,可以采用級聯(lián)方法:先決定哪塊芯片為高位,哪塊芯片為低位,將低位芯片的進(jìn)位輸出端CO端和高位芯片的計數(shù)控制端CTT或CTP直接連接,外部計數(shù)脈沖同時從每片芯片的CP端輸入,再根據(jù)要求選取上述三種實(shí)現(xiàn)任意進(jìn)制的方法之一,完成對應(yīng)電路。例如,用74LS161芯片構(gòu)成二十四進(jìn)制計數(shù)器,因N=24(大于十六進(jìn)制),故需要兩片74LS161。每塊芯片的計數(shù)時鐘輸入端CP端均接同一個CP信號,利用芯片的計數(shù)控制端CTP、CTT和進(jìn)位輸出端CO,采用直接清零法實(shí)現(xiàn)二十四進(jìn)制計數(shù),即將低位芯片的CO與高位芯片的CTP相連,將24÷16＝1……8,把商作為高位輸出,余數(shù)作為低位輸出,對應(yīng)產(chǎn)生的清零信號同時送到每塊芯片的復(fù)位端,從而完成二十四進(jìn)制計數(shù)。對應(yīng)電路如圖8.2.13所示。圖8.2.13用74LS161芯片構(gòu)成二十四進(jìn)制計數(shù)器*8.3異步計數(shù)器8.3.1異步二進(jìn)制計數(shù)器

1.異步二進(jìn)制計數(shù)器分析異步三位二進(jìn)制計數(shù)器電路如圖8.3.1所示。圖8.3.1異步二進(jìn)制計數(shù)器分析步驟如下:

(1)寫相關(guān)方程式。時鐘方程:

CP0=CP↓

CP1=Q0↓

CP2=Q1↓驅(qū)動方程:

J0=1

K0=1

J1=1

K1=1

J2=1

K2=1

(2)求各個觸發(fā)器的狀態(tài)方程。JK觸發(fā)器特性方程為將對應(yīng)驅(qū)動方程式分別代入特性方程式,進(jìn)行化簡變換可得狀態(tài)方程:

(3)求出對應(yīng)狀態(tài)值,列狀態(tài)表,如表8.3.1所示。畫狀態(tài)圖和時序圖,如圖8.3.2所示。圖8.3.2計數(shù)器的狀態(tài)圖和時序圖

(4)歸納分析結(jié)果,確定該時序電路的邏輯功能。由時鐘方程可知,該電路是異步時序電路。由狀態(tài)圖可知,隨著CP脈沖的遞增,觸發(fā)器輸出Q2Q1Q0值是遞增的,經(jīng)過八個CP脈沖完成一個循環(huán)過程。綜上所述,此電路是異步三位二進(jìn)制(或一位八進(jìn)制)加法計數(shù)器。

2.異步二進(jìn)制計數(shù)器的連接規(guī)律和特點(diǎn)用觸發(fā)器構(gòu)成異步n位二進(jìn)制計數(shù)器的連接規(guī)律如表8.3.2所示。與同步計數(shù)器相比,異步計數(shù)器的電路結(jié)構(gòu)相對簡單,但異步計數(shù)器輸出狀態(tài)的變化需要經(jīng)過多個觸發(fā)器的延遲時間才能穩(wěn)定下來。例如,在圖8.3.1所示的異步三位二進(jìn)制計數(shù)器中,輸出從111變?yōu)?00時,需要三個觸發(fā)器的延遲時間才能穩(wěn)定下來,而同步三位二進(jìn)制計數(shù)器中的各個觸發(fā)器只要經(jīng)過一個觸發(fā)器的延遲時間就能穩(wěn)定下來,所以同步計數(shù)器的計數(shù)速度比異步計數(shù)器快得多,而且異步計數(shù)器在計數(shù)過程中存在過渡狀態(tài),容易出現(xiàn)因觸發(fā)器先后翻轉(zhuǎn)而產(chǎn)生的干擾毛刺,造成計數(shù)錯誤。因此在計數(shù)要求較高的場合,一般多采用同步計數(shù)器。8.3.2集成異步計數(shù)器常見的集成異步計數(shù)器芯片型號一般有74LS191、74LS196、74LS290、74LS293等幾種,它們的功能和應(yīng)用方法基本相同,區(qū)別在于其具體的管腳排列順序不同和具體參數(shù)存在差異。

1.集成異步計數(shù)器芯片[STBZ]74LS290

74LS290的邏輯電路如圖8.3.3所示。圖8.3.3集成計數(shù)器74LS290的邏輯電路圖分析74LS290邏輯電路可知:此電路是異步時序電路,結(jié)構(gòu)上分為二進(jìn)制計數(shù)器和五進(jìn)制計數(shù)器兩部分。二進(jìn)制計數(shù)器由觸發(fā)器FA組成,CP0為二進(jìn)制計數(shù)器計數(shù)脈沖輸入端,由QA端輸出。五進(jìn)制計數(shù)器由觸發(fā)器FB、FC、FD組成,CP1為五進(jìn)制計數(shù)器計數(shù)脈沖輸入端,由QBQCQD端輸出。若將QA和CP1相連,以CP0為計數(shù)脈沖輸入端,則構(gòu)成8421BCD碼十進(jìn)制計數(shù)器,“二－五－十進(jìn)制型集成計數(shù)器”由此得名。

74LS290芯片的邏輯功能示意圖如圖8.3.4所示。其中,S9(1)、S9(2)稱為置“9”端;R0(1)、R0(2)稱為置“0”端;CP0、CP1稱為計數(shù)時鐘輸入端;QDQCQBQA為輸出端。圖8.3.4

74LS290芯片的邏輯功能示意圖74LS290的邏輯功能表如表8.3.3所示。置“9”功能:當(dāng)S9(1)=S9(2)=1時,不論其他輸入端狀態(tài)如何,計數(shù)器輸出QDQCQBQA=1001,而(1001)2=(9)10,故又稱異步置數(shù)功能。置“0”功能:當(dāng)S9(1)和S9(2)不全為1,即S9(1)·S9(2)=0,并且R0(1)=R0(2)=1時,不論其他輸入端狀態(tài)如何,計數(shù)器輸出QDQCQBQA=0000,故又稱異步清零功能或復(fù)位功能。計數(shù)功能:當(dāng)S9(1)和S9(2)不全為1,并且R0(1)和R0(2)不全為1,輸入計數(shù)脈沖CP時,計數(shù)器開始計數(shù)。

2.任意(N)進(jìn)制計數(shù)器１)構(gòu)成十進(jìn)制以內(nèi)的任意計數(shù)器二進(jìn)制計數(shù)器:CP由CP0端輸入,QA端輸出,如圖8.3.5(a)所示。五進(jìn)制計數(shù)器:CP由CP1端輸入,QDQCQB端輸出,如圖8.3.5(b)所示。圖8.3.5

74LS290構(gòu)成二進(jìn)制、五進(jìn)制和十進(jìn)制計數(shù)器十進(jìn)制計數(shù)器(8421碼):QA和CP1相連,以CP0為計數(shù)脈沖輸入端,QDQCQBQA端輸出,如圖8.3.5(c)所示。十進(jìn)制計數(shù)器(5421碼):QD和CP0相連,以CP1為計數(shù)脈沖輸入端,QAQDQCQB端輸出,如圖8.3.5(d)所示。利用一片74LS290集成計數(shù)器芯片,可構(gòu)成從二進(jìn)制到十進(jìn)制之間任意進(jìn)制的計數(shù)器。74LS290構(gòu)成二進(jìn)制、五進(jìn)制和十進(jìn)制計數(shù)器如圖8.3.5所示。若構(gòu)成十進(jìn)制以內(nèi)的其他進(jìn)制,則可以采用直接清零法。六進(jìn)制計數(shù)器電路如圖8.3.6所示。其余進(jìn)制計數(shù)器請讀者自行分析。圖8.3.6直接清零74LS290構(gòu)成的六進(jìn)制計數(shù)器直接清零法是利用芯片的置“0”端和與門,將N值所對應(yīng)的二進(jìn)制代碼中等于“1”的輸出反饋到置“0”端R0(1)和R0(2)來實(shí)現(xiàn)N進(jìn)制計數(shù),其計數(shù)過程中會出現(xiàn)過渡狀態(tài)。

2)構(gòu)成多位任意進(jìn)制計數(shù)器構(gòu)成計數(shù)器的進(jìn)制數(shù)與所需要使用芯片的片數(shù)要相適應(yīng)。例如,用74LS290芯片構(gòu)成二十四進(jìn)制計數(shù)器,N=24,就需要兩片74LS290,即先將每塊74LS290均連接成8421碼十進(jìn)制計數(shù)器,再決定哪塊芯片計高位(十位)(2)10=(0010)8421,哪塊芯片計低位(個位)(4)10=(0100)8421,將低位芯片的輸出端Q3和高位芯片輸入端CP0相連,采用直接清零法實(shí)現(xiàn)二十四進(jìn)制計數(shù)。需要注意的是,其中的與門的輸出要同時送到每塊芯片的置“0”端R0(1)、R0(2)。實(shí)現(xiàn)電路如圖8.3.7所示。圖8.3.7

8421BCD碼二十四進(jìn)制計數(shù)器8.4寄存器8.4.1數(shù)據(jù)寄存器數(shù)據(jù)寄存器又稱數(shù)據(jù)緩存器或數(shù)據(jù)鎖存器,其功能是接收、存儲和輸出數(shù)據(jù),主要由觸發(fā)器和控制門組成。N個觸發(fā)器可以儲存n位二進(jìn)制數(shù)據(jù)。數(shù)據(jù)寄存器按其接收數(shù)據(jù)的方式又分為雙拍式和單拍式兩種。

1.雙拍式數(shù)據(jù)寄存器

(1)電路組成。雙拍式三位二進(jìn)制數(shù)據(jù)寄存器的電路組成如圖8.4.1所示。圖8.4.1雙拍式三位二進(jìn)制數(shù)據(jù)寄存器

(2)工作原理。在接收存放輸入數(shù)據(jù)時,需要兩拍才能完成:第一拍,在接收數(shù)據(jù)前,送入清零負(fù)脈沖至觸發(fā)器的置0端端,使觸發(fā)器輸出為零,完成輸出清零功能。第二拍,觸發(fā)器清零之后,當(dāng)接收脈沖為高電平“1”有效時,輸入數(shù)據(jù)D2D1D0,經(jīng)與非門送至對應(yīng)觸發(fā)器而寄存下來,在第二拍完成接收數(shù)據(jù)任務(wù)。此類寄存器如果在接收寄存數(shù)據(jù)前不清零,則會出現(xiàn)接收存放數(shù)據(jù)錯誤。

2.單拍式數(shù)據(jù)寄存器

(1)電路組成。單拍式四位二進(jìn)制數(shù)據(jù)寄存器的電路組成如圖8.4.2所示。

(2)工作原理。接收寄存數(shù)據(jù)只需一拍即可,無需先進(jìn)行清零。當(dāng)接收脈沖CP有效時,輸入數(shù)據(jù)D3D2D1D0直接存入觸發(fā)器,故稱為單拍式數(shù)據(jù)寄存器。圖8.4.2單拍式四位二進(jìn)制數(shù)據(jù)寄存器8.4.2移位寄存器移位寄存器除了接收、存儲、輸出數(shù)據(jù)以外,同時還能將其中寄存的數(shù)據(jù)按一定方向進(jìn)行移動。移位寄存器有單向和雙向移位寄存器之分。

1.單向移位寄存器單向移位寄存器只能將寄存的數(shù)據(jù)在相鄰寄存器之間單方向移動。按移動方向分為左移移位寄存器和右移移位寄存器兩種類型。右移移位寄存器電路如圖8.4.3所示。圖8.4.3右移移位寄存器功能分析如下:

(1)寫電路的對應(yīng)關(guān)系。時鐘方程:CP0=CP1=CP2=CP3=CP↑驅(qū)動方程:

D0=Qn1

D1=Qn2

D2=Qn3

D3=D

(2)D觸發(fā)器特征方程為Qn+1=D(CP↑)將對應(yīng)的時鐘方程、驅(qū)動方程分別代入D觸發(fā)器的特征方程,進(jìn)行化簡變換可得狀態(tài)方程:

(3)假定電路初態(tài)為零,而此電路輸入數(shù)據(jù)D在第一、二、三、四個CP脈沖時依次為1、0、1、1。根據(jù)狀態(tài)方程可得到對應(yīng)的電路輸出Q3Q2Q1Q0的變化情況,如表8.4.1所示。根據(jù)表8.4.1可畫出時序圖,如圖8.4.4所示。圖8.4.4時序圖

(4)確定該時序電路的邏輯功能。由時鐘方程可知該電路是同步電路。由表8.4.1和圖8.4.4可知:在圖8.4.3所示的右移移位寄存器電路中,隨著CP脈沖的遞增,觸發(fā)器輸入端依次輸入數(shù)據(jù)D,稱為串行輸入,輸入一個CP脈沖,數(shù)據(jù)向右移動一位。輸出有兩種方式:數(shù)據(jù)從最右端Q0依次輸出,稱為串行輸出;由Q3Q2Q1Q0端同時輸出,稱為并行輸出。串行輸出需要經(jīng)過八個CP脈沖才能將輸入的四個數(shù)據(jù)全部輸出,而并行輸出只需四個CP脈沖。左移移位寄存器電路如圖8.4.5所示,請讀者自行分析其功能。圖8.4.5左移移位寄存器通過分析圖8.4.3和圖8.4.5所示的電路可知:數(shù)據(jù)串行輸入端在電路最左側(cè)為右移,反之為左移,兩種電路在實(shí)質(zhì)上是相同的。無論左移還是右移電路,串行輸入數(shù)據(jù)必須先送離輸入端最遠(yuǎn)的觸發(fā)器要存放的數(shù)據(jù),如表8.4.1所示;否則會出現(xiàn)數(shù)據(jù)存放錯誤。列狀態(tài)表要按照電路結(jié)構(gòu)圖中從左到右各變量的實(shí)際順序來排列;畫時序圖時,要結(jié)合狀態(tài)表先畫離數(shù)據(jù)輸入端D端最近的觸發(fā)器的輸出。

2.雙向移位寄存器既可將數(shù)據(jù)左移,又可右移的寄存器稱為雙向移位寄存器。圖8.4.6所示為四位雙向移位寄存器。在圖8.4.6中,X是工作方式控制端。當(dāng)X=0時,實(shí)現(xiàn)數(shù)據(jù)右移寄存功能;當(dāng)X=1時,實(shí)現(xiàn)數(shù)據(jù)左移寄存功能。圖中,DSL是左移串行輸入端,而DSR是右移串行輸入端。具體的雙向移位功能,請讀者自行分析。圖8.4.6四位雙向移位寄存器

3.移位寄存器的應(yīng)用

1)數(shù)據(jù)傳輸方式的轉(zhuǎn)換在數(shù)字電路中,數(shù)據(jù)的傳送方式有串行和并行兩種,而移位寄存器可實(shí)現(xiàn)數(shù)據(jù)傳送方式的轉(zhuǎn)換。如圖8.4.3所示,移位寄存器既可將串行輸入轉(zhuǎn)換為并行輸出,也可將串行輸入轉(zhuǎn)換為串行輸出。

2)構(gòu)成移位型計數(shù)器

(1)環(huán)形計數(shù)器。環(huán)形計數(shù)器是將單向移位寄存器的串行輸入和串行輸出端相連,構(gòu)成一個閉合的環(huán),如圖8.4.7(a)所示。圖8.4.7環(huán)形計數(shù)器實(shí)現(xiàn)環(huán)形計數(shù)器時,電路必須預(yù)先設(shè)置適當(dāng)?shù)某鯌B(tài),且輸出Q3Q2Q1Q0端的初始狀態(tài)不能完全一致(即不能全為“1”或“0”),這樣電路才能實(shí)現(xiàn)計數(shù)。環(huán)形計數(shù)器的進(jìn)制數(shù)N與移位寄存器內(nèi)的觸發(fā)器個數(shù)n相等,即N=n。其狀態(tài)變化如圖8.4.7(b)所示(電路中初態(tài)為0100)。

(2)扭環(huán)形計數(shù)器。扭環(huán)形計數(shù)器是將單向移位寄存器的串行輸入端和串行反相輸出端相連,構(gòu)成一個閉合的環(huán),如圖8.4.8(a)所示。實(shí)現(xiàn)扭環(huán)形計數(shù)器時,電路不必設(shè)置初態(tài)。扭環(huán)形計數(shù)器的進(jìn)制數(shù)N與移位寄存器內(nèi)的觸發(fā)器個數(shù)n滿足N=2n的關(guān)系。圖8.4.8(a)所示的電路包括四個觸發(fā)器,設(shè)初態(tài)為0000,電路狀態(tài)循環(huán)變化,循環(huán)過程包括八個狀態(tài),可實(shí)現(xiàn)八進(jìn)制計數(shù)。狀態(tài)變化如圖8.4.8(b)所示。圖8.4.8扭環(huán)形計數(shù)器

4.集成移位寄存器集成移位寄存器從結(jié)構(gòu)上可分為TTL型和CMOS型;按寄存數(shù)據(jù)位數(shù),可分為四位、八位、十六位等;按移位方向,可分為單向和雙向兩種。

74LS194是雙向四位TTL型集成移位寄存器,具有雙向移位、并行輸入、保持?jǐn)?shù)據(jù)和清除數(shù)據(jù)等功能。其管腳排列圖如圖8.4.9所示。其中,端為