Verilog HDL數(shù)字集成電路設(shè)計(jì)原理與應(yīng)用（第三版）課件 第6章 Verilog HDL高級(jí)程序

6.1數(shù)字電路系統(tǒng)設(shè)計(jì)的層次化描述方法

6.2典型電路設(shè)計(jì)

6.3總線控制器設(shè)計(jì)6.1數(shù)字電路系統(tǒng)設(shè)計(jì)的層次化描述方法集成電路設(shè)計(jì)中大量采用的是結(jié)構(gòu)性的描述方法，歸納起來主要有兩種：自下而上(Bottom-Up)的設(shè)計(jì)方法與自上而下(Top-Down)的設(shè)計(jì)方法。在實(shí)際運(yùn)用中，可以根據(jù)實(shí)際設(shè)計(jì)情況選擇這兩種方法相結(jié)合的設(shè)計(jì)方法，即混合設(shè)計(jì)方法。Top-Down方法主要是從系統(tǒng)設(shè)計(jì)的角度進(jìn)行，系統(tǒng)工程師往往會(huì)在項(xiàng)目的規(guī)劃階段將數(shù)字電路系統(tǒng)進(jìn)行劃分，明確主要單元模塊的功能、時(shí)序和接口參數(shù)等系統(tǒng)方案，這種方法可以有效協(xié)調(diào)ULSI和VLSI芯片設(shè)計(jì)中眾多開發(fā)人員的工作。Bottom-Up方法主要是在實(shí)際系統(tǒng)執(zhí)行過程中，底層設(shè)計(jì)人員提出底層功能模塊的優(yōu)化方案，系統(tǒng)設(shè)計(jì)人員分析這些優(yōu)化對(duì)系統(tǒng)的影響，通過調(diào)整系統(tǒng)結(jié)構(gòu)，提高芯片整體性能。1.?Bottom-Up設(shè)計(jì)方法Bottom-Up設(shè)計(jì)方法是一種傳統(tǒng)的設(shè)計(jì)方法，它要求電路設(shè)計(jì)者將系統(tǒng)進(jìn)行模塊劃分，從底層模塊設(shè)計(jì)開始，運(yùn)用各底層模塊搭建一個(gè)完整的系統(tǒng)。在這種設(shè)計(jì)方法中，首先根據(jù)系統(tǒng)設(shè)計(jì)的要求，定義并建立所需要的葉子模塊，通過模塊連接方式建成較大的模塊，然后把這些較大的模塊組合成具有一定功能的模塊，最后將這些功能模塊組合，直到完成整個(gè)系統(tǒng)。這就如同搭積木，用小的模塊不斷組合，最后完成系統(tǒng)的設(shè)計(jì)。其設(shè)計(jì)方法示意圖如圖6.1-1所示。一個(gè)典型的Bottom-Up設(shè)計(jì)例子是在第4章中提到的串行加法器的設(shè)計(jì)。一個(gè)4位串行加法器由4個(gè)全加器構(gòu)成，如圖6.1-2所示。全加器是串行加法器的子模塊，而全加器是由基本的邏輯門構(gòu)成的，如圖6.1-3所示，這些基本的邏輯門就是所說的葉子模塊。這個(gè)設(shè)計(jì)中運(yùn)用葉子模塊(基本邏輯門)搭建成子模塊(全加器)，再用子模塊搭建成所需要的電路(串行加法器)。顯然，Bottom-Up設(shè)計(jì)方法沒有明顯的規(guī)律可循，主要依靠設(shè)計(jì)者的實(shí)踐經(jīng)驗(yàn)和熟練的設(shè)計(jì)技巧，用逐步試探的方法最后設(shè)計(jì)出一個(gè)完整的數(shù)字系統(tǒng)。系統(tǒng)的各項(xiàng)性能指標(biāo)只有在系統(tǒng)構(gòu)成后才能分析測(cè)試。Bottom-Up設(shè)計(jì)方法常用于原理圖的設(shè)計(jì)中，相比于其他方法，該方法對(duì)于實(shí)現(xiàn)各子模塊電路所需的時(shí)間較短。但是該方法仍存在著許多不足之處，例如采用該設(shè)計(jì)方法容易對(duì)系統(tǒng)的整體功能把握不足，整個(gè)系統(tǒng)的設(shè)計(jì)周期比較長(zhǎng)、效率低、設(shè)計(jì)質(zhì)量難以保證等。因此，這種方法只適用于小規(guī)模電路的設(shè)計(jì)。2.?Top-Down設(shè)計(jì)方法隨著電子技術(shù)的快速發(fā)展，傳統(tǒng)的設(shè)計(jì)方法已經(jīng)不能滿足日益增長(zhǎng)的系統(tǒng)要求，Top-Down設(shè)計(jì)方法成為數(shù)字系統(tǒng)設(shè)計(jì)的主流設(shè)計(jì)方法。在這種設(shè)計(jì)方法中，首先從系統(tǒng)級(jí)入手，把系統(tǒng)劃分為若干個(gè)子功能單元，并編制出相應(yīng)的行為或結(jié)構(gòu)模型；再將這些子功能單元進(jìn)一步拆分，就這樣不斷地拆分，直到整個(gè)系統(tǒng)中各模塊的邏輯關(guān)系合理，便于邏輯電路級(jí)的設(shè)計(jì)和實(shí)現(xiàn)；這種最底層的功能模塊被稱為葉子模塊。其設(shè)計(jì)方法示意圖如圖6.1-4所示。例如，使用Top-Down設(shè)計(jì)方法對(duì)一個(gè)典型的CPU進(jìn)行設(shè)計(jì)，如圖6.1-5所示。根據(jù)CPU的功能將CPU分為控制單元、邏輯運(yùn)算單元、存儲(chǔ)單元?？刂茊卧饕刂普麄€(gè)CPU的工作，用于調(diào)控整個(gè)CPU按照指令執(zhí)行規(guī)定的動(dòng)作，控制單元又由指令控制器、時(shí)序控制器、總線控制器和中斷控制器構(gòu)成。邏輯運(yùn)算單元可以分為算術(shù)邏輯運(yùn)算單元ALU和浮點(diǎn)運(yùn)算單元FPU。存儲(chǔ)單元可以分為通用寄存器和專用寄存器。這樣通過功能的不斷細(xì)化，將大模塊劃分成了更小的模塊，當(dāng)劃分到指令控制器這一級(jí)時(shí)，就可以通過各種邏輯電路來實(shí)現(xiàn)了。Top-Down設(shè)計(jì)方法的優(yōu)點(diǎn)是顯而易見的，在整個(gè)設(shè)計(jì)過程中主要的仿真和調(diào)試過程是在高層次完成的，所以能夠在設(shè)計(jì)的早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，及時(shí)進(jìn)行調(diào)整，最大限度地不將錯(cuò)誤帶入到后續(xù)的設(shè)計(jì)環(huán)節(jié)中；同時(shí)方便了從系統(tǒng)進(jìn)行劃分和管理整個(gè)項(xiàng)目，使得大規(guī)模的復(fù)雜數(shù)字電路實(shí)現(xiàn)成為可能，避免了不必要的重復(fù)設(shè)計(jì)，提高了設(shè)計(jì)效率。然而這種設(shè)計(jì)方法仍然存在著不足，即在設(shè)計(jì)的開始并不能準(zhǔn)確地確定最終功能單元的設(shè)計(jì)，需要根據(jù)具體的設(shè)計(jì)情況，不斷進(jìn)行系統(tǒng)設(shè)計(jì)的修正?，F(xiàn)在的數(shù)字電路設(shè)計(jì)越來越復(fù)雜，單一的設(shè)計(jì)方法往往很難滿足設(shè)計(jì)要求，因此通常將這兩種設(shè)計(jì)方法結(jié)合起來，即采用混合的設(shè)計(jì)方法來進(jìn)行設(shè)計(jì)。這樣可以綜合每種方法的優(yōu)點(diǎn)，在高層系統(tǒng)設(shè)計(jì)時(shí)采用Top-Down設(shè)計(jì)方法，便于系統(tǒng)的劃分；而在底層設(shè)計(jì)時(shí)采用Botton-Up設(shè)計(jì)方法，這樣可以縮短各模塊的設(shè)計(jì)時(shí)間。

6.2典型電路設(shè)計(jì)6.2.1加法器樹乘法器加法器樹乘法器的設(shè)計(jì)思想是“移位后加”，并且加法運(yùn)算采用加法器樹的形式。乘法運(yùn)算的過程是，被乘數(shù)與乘數(shù)的每一位相乘并且乘以相應(yīng)的權(quán)值，最后將所得的結(jié)果相加，便得到了最終的乘法結(jié)果。加法器樹乘法器在計(jì)算被乘數(shù)與乘數(shù)及與其權(quán)值相乘時(shí)采用“判斷移位”的形式，即通過判斷乘數(shù)位是否為1來決定結(jié)果為0或者進(jìn)行移位。當(dāng)乘數(shù)位為1時(shí)被乘數(shù)根據(jù)該位的權(quán)值將被乘數(shù)移位，權(quán)值為0時(shí)不移位，權(quán)值為2時(shí)左移1位，權(quán)值為4時(shí)左移2位，權(quán)值為8時(shí)左移3位，……；當(dāng)乘數(shù)位為0時(shí)直接輸出0。而加法器樹乘法器的加法運(yùn)算是通過加法器樹來實(shí)現(xiàn)的，如圖6.2-1所示。加法器樹所需要的加法器的數(shù)目是操作數(shù)的位數(shù)減1。6.2.2Wallace樹乘法器在乘法器的設(shè)計(jì)中，采用樹形乘法器可以減少關(guān)鍵路徑和所需的加法器單元數(shù)目。Wallace樹乘法器就是其中一種。下面以一個(gè)4?×?4位的乘法器為例來介紹Wallace樹乘法器。Wallace樹乘法器原理如圖6.2-5所示，其中FA為全加器，HA為半加器。其基本原理是，加法從數(shù)據(jù)最密集的地方開始，不斷地反復(fù)使用全加器、半加器來覆蓋“樹”。這一級(jí)全加器是一個(gè)3輸入、2輸出的器件，因此全加器又稱為3-2壓縮器。通過全加器將樹的深度不斷縮減，最終縮減為一個(gè)深度為2的樹。最后一級(jí)則采用一個(gè)簡(jiǎn)單的2輸入加法器組成。其電路結(jié)構(gòu)如圖6.2-6所示。6.2.3復(fù)數(shù)乘法器復(fù)數(shù)乘法的算法是：設(shè)復(fù)數(shù)

則復(fù)數(shù)乘法結(jié)果為復(fù)數(shù)乘法器的電路結(jié)構(gòu)如圖6.2-8所示。將復(fù)數(shù)x的實(shí)部與復(fù)數(shù)y的實(shí)部相乘，減去x的虛部與y的虛部的乘積，得到輸出結(jié)果的實(shí)部。將x的實(shí)部與y的虛部相乘，加上x的虛部與y的實(shí)部的乘積，得到輸出結(jié)果的虛部。6.2.4FIR濾波器的設(shè)計(jì)濾波器就是對(duì)特定的頻率或者特定頻率以外的頻率進(jìn)行消除的電路，被廣泛用于通信系統(tǒng)和信號(hào)處理系統(tǒng)中。從功能角度而言，數(shù)字濾波器對(duì)輸入離散信號(hào)的數(shù)字代碼進(jìn)行運(yùn)算處理，以達(dá)到濾除頻帶外信號(hào)的目的。有限沖激響應(yīng)(FIR)濾波器就是一種常用的數(shù)字濾波器，采用對(duì)已輸入樣值的加權(quán)和來形成它的輸出。其系統(tǒng)函數(shù)為其中，z-1表示延遲一個(gè)時(shí)鐘周期，z-2表示延遲兩個(gè)時(shí)鐘周期。對(duì)于輸入序列X[n]的FIR濾波器，可用圖6.2-10所示的結(jié)構(gòu)示意圖來表示，其中X[n]是輸入數(shù)據(jù)流。各級(jí)的輸入連接和輸出連接稱為抽頭，系數(shù)(b0，b1，…，bn)稱為抽頭系數(shù)。一個(gè)M階的FIR濾波器將會(huì)有M?+?1個(gè)抽頭。通過移位寄存器，用每個(gè)時(shí)鐘邊沿n(時(shí)間下標(biāo))處的數(shù)據(jù)流采樣值乘以抽頭系數(shù)，并將它們加起來形成輸出Y[n]。6.2.5片內(nèi)存儲(chǔ)器的設(shè)計(jì)片內(nèi)存儲(chǔ)器分為RAM和ROM兩大類。本節(jié)將分別介紹RAM和ROM的VerilogHDL描述方式。1.?RAM的VerilogHDL描述RAM是隨機(jī)存儲(chǔ)器，存儲(chǔ)單元的內(nèi)容可按需隨意取出或存入。這種存儲(chǔ)器在斷電后將丟失所有數(shù)據(jù)，因此一般用來存儲(chǔ)一些短時(shí)間內(nèi)使用的程序和數(shù)據(jù)。其內(nèi)部結(jié)構(gòu)如圖6.2-12所示。根據(jù)地址總線、數(shù)據(jù)總線以及讀/寫控制線的數(shù)目，可以將RAM分為單端口RAM和雙端口RAM兩大類。2.?ROM的VerilogHDL描述ROM即只讀存儲(chǔ)器，是一種只能讀出事先存儲(chǔ)的數(shù)據(jù)的存儲(chǔ)器，其特性是存入的數(shù)據(jù)無法改變，也就是說，這種存儲(chǔ)器只能讀不能寫。由于ROM在斷電之后數(shù)據(jù)不會(huì)丟失，所以通常用在不需經(jīng)常變更資料的電子或計(jì)算機(jī)系統(tǒng)中，資料并不會(huì)因?yàn)殡娫吹年P(guān)閉而消失。6.2.6FIFO設(shè)計(jì)FIFO(FirstInFirstOut)是一種先進(jìn)先出的數(shù)據(jù)緩存器，通常用于接口電路的數(shù)據(jù)緩存。它與普通存儲(chǔ)器的區(qū)別是，沒有外部讀寫地址線，可以使用兩個(gè)時(shí)鐘分別進(jìn)行寫操作和讀操作。FIFO只能順序?qū)懭霐?shù)據(jù)和順序讀出數(shù)據(jù)，其數(shù)據(jù)地址由內(nèi)部讀/寫指針自動(dòng)加1完成，不能像普通存儲(chǔ)器那樣可以由地址線決定讀取或?qū)懭肽硞€(gè)指定的地址。FIFO由存儲(chǔ)器塊和對(duì)數(shù)據(jù)進(jìn)出FIFO的通道進(jìn)行管理的控制器構(gòu)成，每次只對(duì)一個(gè)寄存器提供存取操作，而不是對(duì)整個(gè)寄存器陣列。FIFO有兩個(gè)地址指針，一個(gè)用于將數(shù)據(jù)寫入下一個(gè)可用的存儲(chǔ)單元，一個(gè)用于讀取下一個(gè)未讀存儲(chǔ)單元的操作。其讀/寫數(shù)據(jù)必須一次進(jìn)行。其讀/寫過程如圖6.2-16所示。當(dāng)一個(gè)堆棧為空時(shí)(圖6.2-16(a))，讀數(shù)據(jù)指針和寫數(shù)據(jù)指針都指向第一個(gè)存儲(chǔ)單元；當(dāng)寫入一個(gè)數(shù)據(jù)時(shí)(圖6.2-16(b))，寫數(shù)據(jù)指針將指向下一個(gè)存儲(chǔ)單元；經(jīng)過七次寫數(shù)據(jù)操作后(圖6.2-16(c))，寫指針將指向最后一個(gè)存儲(chǔ)單元；當(dāng)經(jīng)過連續(xù)八次寫操作之后，寫指針將回到首單元并且顯示堆棧狀態(tài)為滿(圖6.2-16(d))。數(shù)據(jù)的讀操作和寫操作相似，當(dāng)讀出一個(gè)數(shù)據(jù)時(shí)，讀數(shù)據(jù)指針將移向下一個(gè)存儲(chǔ)單元，直到讀出全部的數(shù)據(jù)，此時(shí)讀指針回到首單元，堆棧狀態(tài)顯示為空。一個(gè)FIFO的組成一般包括兩個(gè)部分：地址控制部分和存儲(chǔ)數(shù)據(jù)的RAM部分，如圖6.2-17所示。地址控制部分可以根據(jù)讀/寫指令生成RAM地址。RAM用于存儲(chǔ)堆棧數(shù)據(jù)，并根據(jù)控制部分生成的地址信號(hào)進(jìn)行數(shù)據(jù)的存儲(chǔ)和讀取操作。這里的RAM采用的是前面提到的雙端口RAM。6.2.7鍵盤掃描和編碼器鍵盤掃描和編碼器用于在擁有鍵盤的數(shù)字系統(tǒng)中手工輸入數(shù)據(jù)，通過檢測(cè)按鍵是否按下來產(chǎn)生一個(gè)唯一對(duì)應(yīng)此按鍵的掃描碼。6.2.8log函數(shù)的VerilogHDL設(shè)計(jì)ASIC和FPGA的一個(gè)重要功能是實(shí)現(xiàn)計(jì)算函數(shù)加速器。隨著通信、自動(dòng)控制和多媒體信號(hào)處理計(jì)算量的增大，采用VerilogHDL設(shè)計(jì)計(jì)算函數(shù)加速器越來越重要。本小節(jié)將對(duì)典型的log計(jì)算函數(shù)加速器進(jìn)行設(shè)計(jì)。通過這些例子，可了解一些初步的設(shè)計(jì)方法。log函數(shù)是一種典型的單目計(jì)算函數(shù)，相應(yīng)的還有指數(shù)函數(shù)、三角函數(shù)等。對(duì)于單目計(jì)算函數(shù)的硬件加速器的設(shè)計(jì)，一般有兩種簡(jiǎn)單的方法：一種是查找表的方式；一種是使用泰勒級(jí)數(shù)展開成多項(xiàng)式進(jìn)行近似計(jì)算。這兩種方式在設(shè)計(jì)方法和精確度方面有很大的不同。查找表方式是通過存儲(chǔ)器進(jìn)行設(shè)計(jì)，設(shè)計(jì)方法簡(jiǎn)單，但其精度需要通過提高存儲(chǔ)器的深度來實(shí)現(xiàn)，且在集成電路中所占面積較大，因此這種方式通常在精度要求不高的近似計(jì)算中使用。泰勒級(jí)數(shù)展開方式采用乘法器和加法器來實(shí)現(xiàn)，可以通過增加展開級(jí)數(shù)來提高計(jì)算的精確度。

6.3總線控制器設(shè)計(jì)6.3.1UART接口控制器串行數(shù)據(jù)接口一般有RS-232、RS-422與RS-485標(biāo)準(zhǔn)，最初都是由電子工業(yè)協(xié)會(huì)(EIA)制定并發(fā)布的。目前RS-232是PC與通信業(yè)中應(yīng)用最廣泛的一種串行數(shù)據(jù)接口。RS-232采取不平衡傳輸方式及單端通信。RS-232共模抑制能力較差，加上信號(hào)線上的分布電容，其傳送距離最大約為15m，最高速率為20kb/s。RS-232是點(diǎn)對(duì)點(diǎn)的通信方式，其驅(qū)動(dòng)負(fù)載為3～7kΩ。因此RS-232適合本地設(shè)備之間的通信。RS-232最常見的是9腳接口，其中常用引腳信號(hào)定義如圖6.3-1所示。表6.3-1給出了RS-232常用引腳信號(hào)的定義。串口也稱作UART(UniversalAsynchronousReceiver/Transmitters)，在實(shí)際應(yīng)用中，通常只用TXD和RXD兩個(gè)引腳，而其他的引腳都不使用。UART接口時(shí)序如圖6.3-2所示。在沒有數(shù)據(jù)的情況下接口處于高電平(Mark)，在數(shù)據(jù)發(fā)生前先將電平置低(Space)一個(gè)周期，該周期稱為起始比特(Startbit)，之后開始發(fā)送第0個(gè)到最后一個(gè)比特?cái)?shù)據(jù)。UART接口每次可以發(fā)送6位或7位，或8位數(shù)據(jù)。在數(shù)據(jù)位之后可以有選擇地發(fā)送一個(gè)校驗(yàn)位，可以是奇校驗(yàn)位，也可以是偶校驗(yàn)位。校驗(yàn)位后一個(gè)比特是一個(gè)或多個(gè)停止位，此時(shí)數(shù)據(jù)線回歸到高電平，可以進(jìn)行下一個(gè)比特的發(fā)送。一個(gè)簡(jiǎn)單的UART結(jié)構(gòu)如圖6.3-3所示。發(fā)送模塊的功能是將數(shù)據(jù)以串行的形式發(fā)送出去，并且將每一組的串行數(shù)據(jù)加上開始位和停止位。當(dāng)byte_ready信號(hào)有效時(shí)，數(shù)據(jù)被載入移位寄存器并添加開始位(低電平)和停止位(高電平)；當(dāng)byte_ready信號(hào)無效時(shí)，移位寄存器開始移位操作，將數(shù)據(jù)以串行的形式發(fā)送出去。接收模塊的功能是接收發(fā)送模塊輸出的串行數(shù)據(jù)，并以并行的方式將數(shù)據(jù)送入存儲(chǔ)器。當(dāng)接收模塊檢