數(shù)字邏輯與系統(tǒng)設(shè)計(jì) 課件 第3章 組合邏輯電路

第3章組合邏輯電路3.1分析與設(shè)計(jì)3.2加/減法器3.3選擇/分配器3.4比較器3.5編/譯碼器3.6競(jìng)爭(zhēng)與冒險(xiǎn)

3.1分析與設(shè)計(jì)

3.1.1電路分析分析組合邏輯電路時(shí)，首先從輸入端開始，逐級(jí)推導(dǎo)出輸出端的邏輯函數(shù)表達(dá)式；再根據(jù)邏輯函數(shù)表達(dá)式列出真值表，根據(jù)真值表的內(nèi)容概括出電路的功能。

【例3.1.1】

某設(shè)備的控制電路如圖3-1所示，分析該組合邏輯電路的邏輯功能。圖3-1例3.1.1的組合邏輯電路

從輸入量A、B

和C

開始逐級(jí)推導(dǎo)，即有

其真值表如表3-1所示。從表中可以看出，只要有兩個(gè)或兩個(gè)以上的輸入為1，輸出就為1。因此，該電路可以視為是一種“少數(shù)服從多數(shù)”的表決器。

【例3.1.2】

分析Verilog語(yǔ)言描述的邏輯電路的功能。

從變量定義中可以看出輸入A、B、C

為三個(gè)1位變量，x

是三者之和，當(dāng)和大于等于2時(shí)表明三者之中至少有兩個(gè)為1。從if-else語(yǔ)句可以看出，只有x不小于2時(shí)才輸出1，即只要有兩個(gè)或兩個(gè)以上的輸入為1，輸出就為1。該電路與例3.1.1的電路功能相同。

3.1.2電路設(shè)計(jì)

【例3.1.3】

某產(chǎn)品重量檢測(cè)單元電路有四個(gè)輸入

D3、D2、D1和

D0(其組合值為輸入的產(chǎn)品重量值)和3個(gè)輸出信號(hào)FL(不足)、FM(合格)和

FH(超重)。其輸入/輸出關(guān)系如下：

(1)僅當(dāng)質(zhì)量值小于5時(shí)FL=1，其他情況FL=0。

(2)僅當(dāng)質(zhì)量值大于10時(shí)FH=1，其他情況FH=0。

(3)僅當(dāng)質(zhì)量值不小于5且不大于10時(shí)FM=1，其他情況FM=0。

設(shè)計(jì)該單元電路。

解

①

輸入變量為D3、D2、D1

和D0，輸出變量為FL、FH

和FM

。

②

真值表如表3-2所示。

③

最小項(xiàng)表達(dá)式為

④

邏輯電路圖采用

K

圖化簡(jiǎn)，如圖3-2所示。圖3-2例3.1.3的

K

圖

輸出邏輯函數(shù)表達(dá)式為

邏輯電路如圖3-3所示。圖3-3例3.1.3的邏輯電路

⑤HDL代碼如下：

⑥

波形圖如圖3-4所示。圖3-4例3.1.3的工作波形

【例3.1.4】

某比賽項(xiàng)目有三個(gè)裁判，每個(gè)裁判有一個(gè)表決按鈕，按下按鈕表明“通過”。運(yùn)動(dòng)員的最終成績(jī)通過是否亮燈來(lái)表示，燈亮表示“通過”，燈滅表示“未通過”。僅當(dāng)兩個(gè)或兩個(gè)以上裁判按下按鈕時(shí)，燈才亮。

解

①

輸入/輸出定義。

比賽項(xiàng)目有三個(gè)表決按鈕，分別采用三個(gè)輸入

A、B和C來(lái)表示按鈕狀態(tài)，其電路如圖3-5(a)所示，當(dāng)按鈕按下時(shí)，相應(yīng)的變量值為0，否則為1。燈控信號(hào)采用輸出F表示，F(xiàn)

為1時(shí)燈亮，為0時(shí)燈滅，其電路如圖3-5(b)所示。

圖3-5例3.1.4的輸入/輸出設(shè)計(jì)電路

②

真值表。

根據(jù)功能描述可得表3-3所示的真值表。

③

邏輯電路圖。

由真值表可得圖3-6(a)所示的

K

圖，化簡(jiǎn)可得邏輯函數(shù)表達(dá)式為

其邏輯電路如圖3-6(b)所示。

圖3-6例3.1.4的

K

圖和電路圖

④HDL代碼如下：

⑤

波形圖如圖3-7所示。圖3-7例3.1.4的工作波形

3.2加/減法器

3.2.1全加/減器

1.全加器最基本的加法器可以實(shí)現(xiàn)兩個(gè)比特相加的一位二進(jìn)制數(shù)加法，其數(shù)學(xué)公式為(CO，S)=A+B+CI，其中A

和B是兩個(gè)本位加數(shù)，CI為低位向本位的進(jìn)位，S

為本位和，CO

為本位向高位的進(jìn)位。其真值表如表3-4所示，該加法器也稱為全加器。

由真值表3-4可知：

全加器的邏輯電路和邏輯符號(hào)如圖3-8所示。

圖3-8全加器

加法運(yùn)算在Verilog描述中可以直接采用“+”運(yùn)算符，其Verilog描述如下：

沒有低位進(jìn)位的加法器稱為半加器，即(CO，S)=A+B，其真值表如表3-5所示。

圖3-9半加器

2.全減器

全減器包括三個(gè)輸入，即本位的被減數(shù)

A、減數(shù)

B和低位向本位的借位CI；兩個(gè)輸出，即本位差D

和本位向高位的借位CO。全減器的減法運(yùn)算式為(CO，D)=A-B-CI，相應(yīng)的真值表如表3-6所示，邏輯電路及邏輯符號(hào)如圖3-10所示。

圖3-10全減器

減法運(yùn)算在Verilog語(yǔ)言中采用運(yùn)算符“-”即可實(shí)現(xiàn)，其Verilog描述如下：

3.2.2多位加/減法器

多位加/減法器通常由全加/減器級(jí)聯(lián)構(gòu)成。

兩位加法器是最基本的多位加法器。它含有5個(gè)輸入，即兩位加數(shù)

A1A0

和B1B0、低位向本位的進(jìn)位CI；3個(gè)輸出，即兩位和S1S0

和本位向高位的進(jìn)位CO。

在數(shù)學(xué)運(yùn)算中，兩位數(shù)加是從最低位開始逐位相加。最低位的

A0、B0和CI

相加，結(jié)果為CO0

和S0，將CO0

作為CI1，參加高位的加運(yùn)算，A1、B1和CI1

相加結(jié)果為CO和S1。其模塊結(jié)構(gòu)和邏輯符號(hào)如圖3-11所示。

圖3-11兩位數(shù)加法器

n

位加法器可以直接采用“+”運(yùn)算符，其Verilog描述如下：

3.2.3應(yīng)用示例

【例3.2.1】

有符號(hào)數(shù)加法器如圖3-12所示，輸入8位有

符號(hào)數(shù)A

和B，輸出8位本位和S

和1位進(jìn)位標(biāo)志CF，有符號(hào)數(shù)的加法

還

會(huì)

出

現(xiàn)

溢

出

現(xiàn)

象，因

此

同

時(shí)

也

輸

出1位

溢

出

標(biāo)志OF。圖3-12有符號(hào)加法器的邏輯符號(hào)

解

由二進(jìn)制補(bǔ)碼運(yùn)算可知，當(dāng)最高位和次高位只有一個(gè)產(chǎn)生進(jìn)位時(shí)，那么此加法運(yùn)算產(chǎn)生溢出。假定次高位產(chǎn)生的進(jìn)位為Cp，CF本身是最高位產(chǎn)生的進(jìn)位。

加法器的HDL代碼如下：

測(cè)試代碼如下：

其仿真波形如圖3-13所示，圖中數(shù)據(jù)均為十六進(jìn)制數(shù)。圖3-13有符號(hào)數(shù)加法器的仿真波形

【例3.2.2】

有符號(hào)數(shù)減法器如圖3-14所示，輸入8位有

符號(hào)數(shù)A

和B，輸出8位本位差D、1位借位標(biāo)志CF和1位溢

出標(biāo)志OF。圖3-14有符號(hào)減法器的邏輯符號(hào)

其相應(yīng)的HDL代碼如下：

測(cè)試代碼如下：

其仿真波形如圖3-15所示，其中數(shù)值均為十六進(jìn)制數(shù)。圖3-15有符號(hào)數(shù)減法器的仿真波形

3.3選擇/分配器

3.3.1選擇器選擇器從多路輸入中選擇一路作為輸出，也稱為多路選擇器(MUX)。它有n

個(gè)地址輸入(An-1，…，A0)、N=2n

個(gè)數(shù)據(jù)輸入(DN-1，…，D0)和1個(gè)數(shù)據(jù)輸出Y。n個(gè)地址構(gòu)成的二進(jìn)制值i，輸出Y

就等于輸入Di，其數(shù)學(xué)描述為Y=Di，i=(An-1…A0)2。

選擇器功能表如表3-7所示，其邏輯符號(hào)如圖3-16所示。

圖3-16選擇器的邏輯符號(hào)

4選1的1位選擇器的邏輯符號(hào)如圖3-17所示。圖3-174選1的選擇器邏輯符號(hào)

相應(yīng)的HDL代碼如下：

for語(yǔ)句是構(gòu)建代碼的循環(huán)結(jié)構(gòu)語(yǔ)句，相當(dāng)于重復(fù)生成相似的功能語(yǔ)句。

其仿真波形如圖3-18所示，其中

D

是D3D2D1D0

的組合值，A

是A1A0的組合值，數(shù)值均為十六進(jìn)制。圖3-184選1的選擇器仿真波形

3.3.2分配器

分配器又稱為多路分配器(DEMUX)，從多路輸出中選擇一路輸出當(dāng)前的輸入。它有n個(gè)地址輸入(An-1，…，A0)、1個(gè)數(shù)據(jù)輸入D

和N=2n

個(gè)數(shù)據(jù)輸出(YN-1，…，Y0)。

若n個(gè)地址構(gòu)成二進(jìn)制值i，那么輸出Yi

就等于輸入D，Yj(j≠i)輸出默認(rèn)值，比如1。其數(shù)學(xué)描述為

功能表如表3-8所示，其邏輯符號(hào)如圖3-19所示。

圖3-19分配器的邏輯符號(hào)

一個(gè)1分4的1位分配器的邏輯符號(hào)如圖3-20所示，圖3-201分4分配器的邏輯符號(hào)

相應(yīng)HDL代碼如下：

其仿真波形如圖3-21所示，圖中數(shù)值均為十六進(jìn)制數(shù)。圖3-211分4分配器的仿真波形

3.3.3應(yīng)用示例

【例3.3.1】

數(shù)據(jù)交換器的邏輯電路有四個(gè)數(shù)據(jù)輸入

X3、X2、X1、X0

和四個(gè)數(shù)據(jù)輸出Y3、Y2、Y1、Y0，還有四個(gè)控制輸入A3、A2、A1、A0。電路功能是將由A3

和A2

所選擇的輸入端

Xj的數(shù)據(jù)輸出到由A1

和A0

所選擇的輸出端Yi

上，其數(shù)學(xué)描述為

解

將公式進(jìn)一步細(xì)化，可以得到如下公式

該電路有兩部分電路組成：一個(gè)是4選1的選擇器；另一個(gè)是1分4的分配器。選擇器的輸出連接分配器的輸入。

令4條輸入線對(duì)應(yīng)的變量為X3~X0，4條輸出線對(duì)應(yīng)的變量為Y3~Y0，4個(gè)地址輸入變量為A3~A0。電路如圖3-22所示。

圖3-22數(shù)據(jù)交換器的邏輯電路

4-1MUX和1-4DEMUX可以采用前面模塊Mux4和Demux4，電路的Verilog程序如下：

3.4.1功能結(jié)構(gòu)

比較器是對(duì)兩個(gè)位數(shù)相同的二進(jìn)制數(shù)進(jìn)行數(shù)值比較，輸出兩個(gè)數(shù)的比較結(jié)果：大于、等于或小于。比較可以從最高位向最低位開始，也可以從最低位向最高位開始。

一位比較器的邏輯符號(hào)如圖3-23所示，其中SA>B

、SA=B和SA<B為前位比較結(jié)果輸入，A

和ｋ為本位輸入，本位比較結(jié)果輸出FA>B、FA=B

和FA<B

。

3.4比較器

圖3-23一位比較器的邏輯符號(hào)

1.前位是高位

若SA<B=1，則FA<B=1；若SA>B=1，則FA>B=1；若SA=B=1，則本位輸出取決于本位輸入A

和B

的關(guān)系：若

A

>B

則FA>B=1；若

A

<B，則FA<B=1；若

A=B，則FA=B=1。

其真值表如表3-9所示。

2.前位是低位

若A>B

則FA>B=1；若A<B

則FA<B=1；若A=B

則本位輸出取決于前位比較結(jié)果：若SA<B=1，則本位輸出FA<B=1；若SA>B=1則FA>B=1；若SA=B=1則FA=B=1。

其真值表如表3-10所示。

多位比較器可由多個(gè)一位比較器級(jí)聯(lián)而成，如圖3-24所示。圖3-23一位比較器的邏輯符號(hào)

3.4.2應(yīng)用示例

【例3.4.1】

某電路輸入為4位的x，其輸出為4位的y，y和x之間的關(guān)系如圖3-25所示，試設(shè)計(jì)一組合邏輯電路來(lái)實(shí)現(xiàn)該功能，給出電路結(jié)構(gòu)圖和相應(yīng)的HDL代碼。圖3-25例3.4.1的輸入/輸出關(guān)系曲線

解

根據(jù)圖形可列出數(shù)學(xué)關(guān)系式，即

其中，15-x等于x

的各位取非。由于x

為不大于15的正整數(shù)，所以與0和15的比較是沒有必要的，只要與5和10比較即可。因此，數(shù)學(xué)公式可以變形為

列出相對(duì)應(yīng)的如表3-11所示的輸入/輸出功能表。

從公式可以看出，y

的值是通過3選1得到的，采用4選1選擇器實(shí)現(xiàn)。由表3-11可知，x<5的比較結(jié)果和x>10的比較結(jié)果組合起來(lái)恰好構(gòu)成二位數(shù)00、01和10，其可以作為選擇器的地址輸入，即x<5結(jié)果作為地址高位，x>10結(jié)果作為地址低位。

整個(gè)電路結(jié)構(gòu)如圖3-26所示。

圖3-26例3.4.1的邏輯電路結(jié)構(gòu)

采用Verilog語(yǔ)言描述如下：

功能仿真代碼如下：

功能仿真波形如圖3-27所示，圖中數(shù)值均為十六進(jìn)制數(shù)。圖3-27例3.4.1的仿真波形

3.5編/譯碼器

3.5.1編碼器對(duì)于n位輸入線，理論上共可表示2n

個(gè)數(shù)，但實(shí)際應(yīng)用中只有

M

種特定組合，M?2n

。在這種情況下使用n位數(shù)據(jù)是沒有必要的，因此可以對(duì)這些特定組合進(jìn)行編號(hào)，即0~M-1，只需要m

條輸入線來(lái)表示，m?n。這種處理方法稱為編碼，即通過小值m來(lái)表示大值n的特定組合。編碼器是采用m

位比特來(lái)表示n條信號(hào)線中的有效信號(hào)線的狀況。

1.4線優(yōu)先編碼器

常用的4線優(yōu)先編碼器如圖3-28所示。圖3-284線優(yōu)先編碼器的邏輯符號(hào)

其功能真值表如表3-12所示。

2.8線優(yōu)先編碼器

常用的8線優(yōu)先編碼器如圖3-29所示圖3-298線優(yōu)先編碼器的邏輯符號(hào)

其功能真值表如表3-13所示。

3.5.2譯碼器

譯碼器與編碼器恰恰相反，譯碼器有n

條輸入線，N

條輸出線，N>n。不同輸入值代表

N

條輸出線上的不同的特定電平組合，相當(dāng)于電平翻譯工作。

常用的譯碼器有二進(jìn)制譯碼器和顯示譯碼器。

1.二進(jìn)制譯碼器

若輸入信號(hào)是n

位二進(jìn)制代碼，則輸出信號(hào)有N

個(gè)，N=2n

。當(dāng)一個(gè)有效輸入產(chǎn)生時(shí)，與其相對(duì)應(yīng)的輸出線就輸出有效電平，其他輸出線則輸出無(wú)效電平。其數(shù)學(xué)描述為

其中，L

為有效電平，值為1表明高電平有效，值為0表明低電平有效。

1)2線-4線譯碼器

2線-4線譯碼器的邏輯符號(hào)如圖3-30所示。其中，E是譯碼使能輸入，高電平有效，A1A0

是二進(jìn)制數(shù)值輸入，nY0~nY3

是低電平有效的譯碼輸出，其功能如表3-14所示。圖3-302線-4線譯碼器的邏輯符號(hào)

2)3線-8線譯碼器

3線-8線譯碼器是最為常用的譯碼器，其邏輯符號(hào)如圖3-31所示，當(dāng)E=1時(shí)譯碼器才會(huì)產(chǎn)生有效輸出，其功能如表3-15所示。圖3-313線-8線譯碼器的邏輯符號(hào)

2.顯示譯碼器

在數(shù)字系統(tǒng)中，經(jīng)常采用發(fā)光二極管來(lái)顯示數(shù)字或字符信息。最為常用的是七段顯示數(shù)碼管，它采用7個(gè)矩形發(fā)光二極管圍成8字形，如圖3-32(a)所示。數(shù)碼管含有7個(gè)輸入a~g

分別控制一個(gè)發(fā)光二極管。發(fā)光二極管是特殊的二極管，導(dǎo)通時(shí)發(fā)光。數(shù)碼管有共陽(yáng)、共陰之分，其結(jié)構(gòu)如圖3-32(b)和圖3-32(c)所示。

圖3-32七段數(shù)碼管結(jié)構(gòu)

【例3.5.1】

設(shè)計(jì)一個(gè)共陽(yáng)7段顯示數(shù)碼管的譯碼器電路，使其可以實(shí)現(xiàn)數(shù)字0~9的顯示。

解

由于數(shù)碼管為7個(gè)輸入，所以顯示譯碼器應(yīng)有7個(gè)輸出。所要顯示的數(shù)值為0~9，所以譯碼器應(yīng)有4個(gè)輸入。譯碼顯示電路如圖3-33(a)所示，顯示圖例如圖3-33(b)所示。

圖3-33例3.5.1的譯碼顯示電路

顯示譯碼器的真值表如表3-16所示，除了0~9之外的其他輸入值時(shí)LED都不發(fā)光。

3.5.3應(yīng)用示例

【例3.5.2】

護(hù)士呼叫顯示控制系統(tǒng)結(jié)構(gòu)如圖3-34所示。每個(gè)系統(tǒng)負(fù)責(zé)8個(gè)病床，每個(gè)病床上安有呼叫按鈕。當(dāng)病人按下按鈕后，護(hù)士站會(huì)蜂鳴報(bào)警并顯示病床號(hào)，護(hù)士前往所顯示號(hào)碼的病床處理并使按鈕歸位。每個(gè)病床從0到7