第2章 PLD硬件特性與編程技術(shù)5687875177.ppt

1、,圖2-1 基本PLD器件的原理結(jié)構(gòu)圖,2.1 PLD 概述,第2章PLD硬件特性與編程技術(shù),2.1.1 PLD的發(fā)展歷程,2.1 PLD 概述,2.1.2 PLD的分類,圖2-2 按集成度(PLD)分類,2.1 PLD 概述,2.1.2 PLD的分類,2.1 PLD 概述,從編程工藝上劃分:,2.2.1 電路符號(hào)表示,圖2-3 常用邏輯門符號(hào)與現(xiàn)有國標(biāo)符號(hào)的對(duì)照,2.2 低密度PLD可編程原理,2.2.1 電路符號(hào)表示,2.2 低密度PLD可編程原理,2.2.2 PROM,圖2-9 PROM基本結(jié)構(gòu),2.2 低密度PLD可編程原理,2.2.2 PROM,PROM中的地址譯碼器是完成PROM存

2、儲(chǔ)陣列的行的選擇，其邏輯函數(shù)是：,2.2 低密度PLD可編程原理,2.2.2 PROM,2.2 低密度PLD可編程原理,2.2.2 PROM,圖2-10 PROM的邏輯陣列結(jié)構(gòu),2.2 低密度PLD可編程原理,2.2.2 PROM,圖2-11 PROM表達(dá)的PLD陣列圖,2.2 低密度PLD可編程原理,2.2.2 PROM,圖2-12 用PROM完成半加器邏輯陣列,2.2 低密度PLD可編程原理,2.2.3 PLA,圖2-13 PLA邏輯陣列示意圖,2.2 低密度PLD可編程原理,2.2.3 PLA,圖2-14 PLA與 PROM的比較,2.2 低密度PLD可編程原理,2.2.4 PAL,圖2

3、-15 PAL結(jié)構(gòu) 圖2-16 PAL的常用表示,2.2 低密度PLD可編程原理,圖2-17 一種PAL16V8的部分結(jié)構(gòu)圖,2.2.5 GAL,2.2 低密度PLD可編程原理,GAL即通用陣列邏輯器件，首次在PLD上采用了EEPROM工藝，使得GAL具有電可擦除重復(fù)編程的特點(diǎn)，徹底解決了熔絲型可編程器件的一次可編程問題。GAL在“與-或”陣列結(jié)構(gòu)上沿用了PAL的與陣列可編程、或陣列固定的結(jié)構(gòu)，但對(duì)PAL的輸出I/O結(jié)構(gòu)進(jìn)行了較大的改進(jìn)，在GAL的輸出部分增加了輸出邏輯宏單元OLMC(Output Macro Cell)。,2.3 CPLD的結(jié)構(gòu)與可編程原理,圖2-18 MAX7000系列的單

4、個(gè)宏單元結(jié)構(gòu),1邏輯陣列塊(LAB),圖2-19 MAX7128S的結(jié)構(gòu),2.3 CPLD的結(jié)構(gòu)與可編程原理,2宏單元,全局時(shí)鐘信號(hào),全局時(shí)鐘信號(hào)由高電平有效的時(shí)鐘信號(hào)使能,用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘,2.3 CPLD的結(jié)構(gòu)與可編程原理,3擴(kuò)展乘積項(xiàng),2.3 CPLD的結(jié)構(gòu)與可編程原理,3擴(kuò)展乘積項(xiàng),2.3 CPLD的結(jié)構(gòu)與可編程原理,4可編程連線陣列(PIA),圖2-22 PIA信號(hào)布線到LAB的方式,2.3 CPLD的結(jié)構(gòu)與可編程原理,5I/O控制塊,圖2-23 EPM7128S器件的I/O控制塊,2.3 CPLD的結(jié)構(gòu)與可編程原理,2.4.1 查找表邏輯結(jié)構(gòu),圖2-24 FPGA查找表單元

5、,2.4 FPGA的結(jié)構(gòu)與工作原理,2.4.1 查找表邏輯結(jié)構(gòu),圖2-25 FPGA查找表單元內(nèi)部結(jié)構(gòu),2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,圖2-26 Cyclone LE結(jié)構(gòu)圖,圖2-27 Cyclone LE普通模式,2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,圖2-28 Cyclone LE動(dòng)態(tài)算術(shù)模式,2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,圖2-29 Cyclone LAB結(jié)構(gòu),2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,圖2-30 LAB陣列,2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,圖2-31LAB

6、控制信號(hào)生成的邏輯圖,2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,圖2-32 快速進(jìn)位選擇鏈,2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,圖2-33 LUT鏈和寄存器鏈的使用,2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,圖2-34 LVDS連接,2.5 硬件測(cè)試技術(shù),2.5.1 內(nèi)部邏輯測(cè)試,在ASIC設(shè)計(jì)中的掃描寄存器，是可測(cè)性設(shè)計(jì)的一種，原理是把ASIC中關(guān)鍵邏輯部分的普通寄存器用測(cè)試掃描寄存器來代替，在測(cè)試中可以動(dòng)態(tài)地測(cè)試、分析設(shè)計(jì)其中寄存器所處的狀態(tài)，甚至對(duì)某個(gè)寄存器加以激勵(lì)信號(hào)，改變?cè)摷拇嫫鞯臓顟B(tài)。,2.5.2 JTAG邊界掃描測(cè)試,2.6 FPGA/CPLD產(chǎn)品概述,2

7、.6.1 Lattice公司CPLD器件系列,2.6.2 Xilinx公司的FPGA和CPLD器件系列,2.6.3 Altera公司FPGA和CPLD器件系列,2.6 FPGA/CPLD產(chǎn)品概述,2.6.4 Actel公司的FPGA器件,2.6.5 Altera公司的FPGA配置方式與配置器件,2.7 編程與配置,表2-2 各引腳信號(hào)名稱,基于電可擦除存儲(chǔ)單元的EEPROM或Flash技術(shù)。,基于SRAM查找表的編程單元。,基于反熔絲編程單元。,2.7 編程與配置,2.7.1 JTAG方式的在系統(tǒng)編程,圖2-35 CPLD編程下載連接圖,2.7 編程與配置,2.7.2 使用PC并行口配置FPGA,Altera的FPGA有如下幾種常用編程配置方式： 1配置器件模式，如用EPC器件進(jìn)行配置。 2PS(Passive Serial被動(dòng)串行)模式。 3JTAG模式，用于配置SRAM的SOF文件，或JTAG間接對(duì)配置器件編程模式。 4AS（Active Serial），這個(gè)模式是針對(duì)EPCS系列配置器件而 。,2.7 編程與配置,2.7.3 FPGA配置器件,圖2-36 FPGA使用EPC配置器件的配置時(shí)序,2.7