latch-up分析.doc

閂鎖效應(yīng)（latch up）閂鎖效應(yīng)（latch up）是CMOS必須注意的現(xiàn)象，latch我認為解釋為回路更合適，大家以后看到latch up就聯(lián)想到在NMOS與PMOS里面的回路，其實你就懂了一半了.為什么它這么重要？因為它會導(dǎo)致整個芯片的失效，所以latch up是QUAL測試的一種，并且與ESD（靜電防護）緊密相關(guān)。第一部分 latch up的原理我用一句最簡單的話來概括，大家只要記住這句話就行了：latchup是PNPN的連接，本質(zhì)是兩個寄生雙載子transisitor的連接，每一個transistor的基極（base）與集極（collector）相連，也可以反過來說，每一個transistor的集極（collector）與另一個transistor的基極（base）相連，形成positive feedback loop（正回饋回路）,下面我分別解釋。我們先復(fù)習什么是npn，如圖1，在n端加正偏壓，np之間的勢壘就會降低，n端電子為主要載流子，于是電子就很開心地跑到p,其中有一部分電子跑得太開心了，中間的p又不夠厚，于是就到pn的交界處，這時右邊的n端是逆偏壓，于是就很容易就過去了。所以，左邊的n為射極（emmiter，發(fā)射電子），中間P為基極（base），右邊n為集極(collector,收集電子嘛）理解了npn，那么pnp就好辦，如圖2。圖2清楚的表示了latch up的回路。左邊是npn，右邊是pnp圖3是電路示意圖。大家可以看出，Psub既是npn的基極，又是pnp的集極；nwell既是既是pnp的基極，又是npn的集極，所以說，每一個transistor的集極（collector）與另一個transistor的基極（base）相連。那么電流怎么走呢？比如在P加5V-電洞被從P推到N well-越過n well再到p sub-這個時候，大家注意，電洞有兩條路可走，一是跑到NMOS的N，二是跑到旁邊的Nwell，nwell比n深，當然更好去，所以電洞又回去了。這樣就形成回路，而且會循環(huán)下去，gate基本上就成了擺設(shè)，完全控制不了電子或電洞的走向，所以CMOS就失效了。圖4是一個公式，我也不知道是什么意思，反正2個變小，latch up就不容易發(fā)生。圖5是首位發(fā)現(xiàn)latch up的達人做出的解釋：latch up是由于field inversion（反轉(zhuǎn)電場），值得記住，但我不懂。第二部分 如何解決latch up？大家只要記住一句話，電子和電洞，都是單純的家伙，哪里容易去，他們就去哪里，就像他們本來想去看朋友，走到半路看到一個美女在對他們打招呼，于是就很自然的跑到美女那邊去了，不去本來該去的地方。所以，下面所有的解決方法，要么是阻止電子或電洞去看美女，或者找個更漂亮的美女吸引他們過去。解決方法目前為止，我總結(jié)出7個，如下：1. 加大N，P距離，這是最容易想到的辦法，雖然前面有美女，但是太遠，所以還是不去了。電子或電洞也是這樣。但是，這樣的，必然會導(dǎo)致芯片的集成度下降，所以這是很傻的辦法，沒人用。2. 加深isolation.就是在NMOS和PMOS之間加隔離，比如STI(0.25um以下)和Field OX(0.35um以上)。但是，隔離深度總是有限的，電子或電洞總有辦法繞過去。3. SOI。Silicon on Insulator,在Si的表面加一層SiO2，使well或者N+無法直接與P-sub連接，這樣電子或電洞就到不了下面。4. Retrograded well，倒阱，用高能離子注入將雜質(zhì)打入阱底部，這種阱不像常規(guī)的阱表面濃度最高，阱底部濃度最低，而是正相反，所以叫做倒阱。這個概念極為重要！下面的濃度很大，那么電子或電洞到了基極以后，高濃深井可以有效的增加復(fù)合，就不想到集極去了，降低bipolar的放大系數(shù)，使沒有backbias偏置的晶體管免于latch-up。5. EPI wafer。這也是一個重要的概念，在heavy doped substrate上面，加上一層輕微摻雜的EPI layer，這就是EPI wafer (即外延片，晶圓是wafer，在wafer基礎(chǔ)上做EPI工藝出來的wafer就是EPI wafer)。當這層EPI layer夠薄的時候，pnp的載流子就不想去npn了，而是跑到更舒服的heavy doped substrate，因為heavy doped底材的濃度比Psub的摻雜濃度高多了。如圖6很明顯，EPI layer越薄越好，如圖7，3um的EPI layer，trigger current（引發(fā)latch up的電流)最大,最不容易發(fā)生latch up但是不能太薄，不然底材的離子就擴散到EPI layer里面，造成離子濃度改變。這是用EPI wafer的原因，EPI wafer缺點只有一個：貴！外延(Epitaxy, 簡稱Epi)工藝是指在單晶襯底上生長一層跟襯底具有相同晶格排列的單晶材料，外延層可以是同質(zhì)外延層(Si/Si)，也可以是異質(zhì)外延層(SiGe/Si 或SiC/Si等)；6. Guard ring。在N和P的旁邊加一個guard band，相當于保險，如圖8。大家看圖9，應(yīng)該會明白為什么Guard ring能防止latch up，與EPI是類似的道理。7. Design rule。這個很簡單，在design的時候，會規(guī)定P，N的距離，guard ring離P，N的距離等等。最后一個問題是，這么多解決方法，到底用哪一個？答案還是很簡單，只要你有錢，能一起用就一起用。latch up（閂鎖反應(yīng)） &nv8mCr np%p6?半導(dǎo)體技術(shù)天地Semiconductor Technology Worldl&yS!M#E!x*y我們無可逃避，只能堅強應(yīng)對。首先來看一下latch up時拍到的照片 MnD$Z4R芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA7BBrRbd)Ej3Y,n:Ig mhCR芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA放大后的照片 芯片,設(shè)計,版圖,芯片制造,工藝,制程,封裝,測試,wafer,chip,ic,process,layout,package,FA,QAbZPu:z&A紅點部分就是發(fā)生latch up的位置，latch up可謂芯片殺手，通過循環(huán)放大 QGsj;ut:y芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QAc8I*aqnj芯片,設(shè)計,版圖,芯片制造,工藝,制程,封裝,測試,wafer,chip,ic,process,layout,package,FA,QA最終將芯片燒毀。我不想告訴大家latch up有多可怕，但有一點是應(yīng)該知道的 芯片,設(shè)計,版圖,芯片制造,工藝,制程,封裝,測試,wafer,chip,ic,process,layout,package,FA,QA$z )H N/m-K ky+j eXMl Y芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA這種現(xiàn)象損害了芯片。 J2c圖片附件: latch01.jpg (2007-1-30 16:38, 11.73 K)9_NQ2Q X0l%G芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA圖片附件: latch02.jpg (2007-1-30 16:38, 10.62 K)i| ?#HFK芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA %g%jk0x6在CMOS制程里，這種情況就是由于npn或pnp結(jié)構(gòu)形成的放大電路造成的。 B$Fcmv0p&| Pg所以要了解latch up現(xiàn)象，就必然首先了解放大電路是如何構(gòu)成的，而最根本的就 芯片,設(shè)計,版圖,芯片制造,工藝,制程,封裝,測試,wafer,chip,ic,process,layout,package,FA,QA.HF+w?:S-G uZw芯片,設(shè)計,版圖,芯片制造,工藝,制程,封裝,測試,wafer,chip,ic,process,layout,package,FA,QA:e5Qd/W(a.V%M)c#t*oW歸結(jié)到npn或pnp晶體管是如何工作的。了解晶體管的工作原理是研究latch up的重點。 GO9?qk;EL?.F9r lTe:10B 而解決這一問題的關(guān)鍵又在于了解放大電路是如何構(gòu)成的，這是兩個方面，以下著重討論。 ajQBsRc_Ot芯片,設(shè)計,版圖,芯片制造,工藝,制程,封裝,測試,wafer,chip,ic,process,layout,package,FA,QAo w#R8Qwdq0Q8GS一、晶體管的工作原理 t(? Kl;Gj_6J$mM+p Q)I6q&k 半導(dǎo)體工藝中，由高純度的本征半導(dǎo)體進行摻雜，從而形成不同的形態(tài)。如果摻雜5價原子因電子數(shù)大于空穴 4R6 f F4hLC,OuP)X-Y _3UK數(shù)即稱為n型半導(dǎo)體，若摻雜3價原子因電子數(shù)小于空穴數(shù)即稱為p型半導(dǎo)體?？昭ê碗娮佣寄馨徇\電荷，因而1rPT.Od芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,imgQfe1Y1O稱載流子。 芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA!N#g*Wdy?:IAzI;zg半導(dǎo)體技術(shù)天地Semiconductor Technology World 將兩種形態(tài)的半導(dǎo)體相鄰結(jié)合到一起，由于彼此所含電子和空穴數(shù)濃度不同，因而相互擴散，由濃度高的向濃度低;b)v U-K0wL4J4yyF的地方移動，電子和空穴會在一定時間內(nèi)相互結(jié)合而消失，以保持中性，這樣形成一段沒有載流子的空間，稱為耗盡 5i7b,nY/|4llq9|j半導(dǎo)體技術(shù)天地Semiconductor Technology World層。耗盡層存在電位差，有電場的存在，稱之為內(nèi)電場。在電場的作用下載流子發(fā)生定向移動，稱之為漂移。擴散0/i/n&_-M芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA使電場增加，空間電荷范圍加大，而漂移則在減弱空間電荷范圍。這種將pn相鄰結(jié)合到一起制成的晶體結(jié)構(gòu)， 0m+wxX:r+_F$W!CAtPKn芯片,設(shè)計,版圖,芯片制造,工藝,制程,封裝,測試,wafer,chip,ic,process,layout,package,FA,QA稱之為pn結(jié)。 EM/IF+G3Pa0c1MOFpn結(jié)在沒有外力的情況下，處于熱平衡狀態(tài)，這種平衡狀態(tài)是處于動態(tài)之中的，即擴散運動與漂移運行達成的平衡狀態(tài)。 芯片,設(shè)計,版圖,芯片制造,工藝,制程,封裝,測試,wafer,chip,ic,process,layout,package,FA,QA#gZXiC)Gr7Mz#s芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QApn結(jié)的外加電壓，如果p端的電位高于n端的電位，這樣的外電電場削弱了內(nèi)電場，有利于多數(shù)載流子的擴散， $OQ(xfrq&6W芯片,設(shè)計,版圖,芯片制造,工藝,制程,封裝,測試,wafer,chip,ic,process,layout,package,FA,QAxzVXwf$G形成從p流向n的電流，稱為正向偏置，反之，載流子則幾乎不發(fā)生移動，稱為反向偏置。反向電壓大于某一值時， _?_K1X1Z會有導(dǎo)致pn結(jié)擊穿，稱為齊納擊穿或隧道擊穿。另一種情況，是pn結(jié)兩側(cè)的雜質(zhì)濃度過小，在高的反向電壓作用下， 6it2G!o h(k_V6ljMnkG +o引起價鍵的斷裂，從而使電流成倍增加，稱為電子雪崩現(xiàn)象或雪崩擊穿。pn結(jié)制作成元器件使用就是二極管。8j#b5Fkl5OKC.%SID!i_3|5:gyzL6LL|1o$n半導(dǎo)體技術(shù)天地Semiconductor Technology Worldpn結(jié)，p區(qū)空穴向n區(qū)擴散，n區(qū)電子向p區(qū)擴散，在相遇處復(fù)合。p區(qū)空穴擴散后留下負離子，而n區(qū)電子擴散后留下正Q+H7r?PZ)p離子，形成由n指向p的內(nèi)電場。正向偏置時，p區(qū)不斷提供復(fù)合留下的負離子，n區(qū)則復(fù)合留下的正離子，使得內(nèi)電場sN.d_/G芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA+jH+x8j!|芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA范圍縮小，擴散運動大于漂移運動，平衡狀態(tài)發(fā)生破壞，因而有電流的產(chǎn)生。反向偏置，少數(shù)載流子的漂移處于優(yōu)勢， D+e_9A:9?N!芯片,設(shè)計,版圖,芯片制造,工藝,制程,封裝,測試,wafer,chip,ic,process,layout,package,FA,QA;x,i但因少數(shù)載流子濃度太低，引起的反向電流遠小于正向電流。所以問題關(guān)鍵在于擴散與漂移運動是否平衡。 d9q Y(H7S圖片附件: psbias.gif (2007-1-30 16:38, 2.26 K)1V&KB*yWXES N+G$Q半導(dǎo)體技術(shù)天地Semiconductor Technology WorldYA8+ca半導(dǎo)體三極管，存在兩個pn結(jié)，了解半導(dǎo)體三極管的工作原理就是要了解這兩個pn結(jié)的平衡狀態(tài)，在發(fā)生什么變化。 +EB$m%Y.芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA 這是三極管的符號，B(base)代表基電極，C(collector)代表集電極，E(emitter)代表發(fā)射極。 o _ C;|g4i(E&D7,n晶體管的制作要求，從濃度大小來看，發(fā)射區(qū)最大，集電區(qū)最小。從尺寸看，集電區(qū)最大，基區(qū)最小。如果條件 半導(dǎo)體技術(shù)天地Semiconductor Technology World#uW-Q;x3tW&x!Y6yQdZ.l,s/v不能滿足，晶體管將無法工作。 芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA7w r ESrJ?p1OA:POo以下以基極接地(共基極)為例進行分析： k!Z_/V*RW圖片附件: pnpsymbl.gif (2007-1-30 16:38, 1.87 K)*RAlW1_芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA如上圖所示，在E-B之間加正向偏置，在B-C之間加反向偏置。 芯片,設(shè)計,版圖,芯片制造,工藝,制程,封裝,測試,wafer,chip,ic,process,layout,package,FA,QA3i0z/H%F此時發(fā)射區(qū)的電子濃度上升，在正向偏置的情況下，大部分電子都擴散到基區(qū) B(Q:$p$j?F半導(dǎo)體技術(shù)天地Semiconductor Technology Worlde*kw,_U:因為基區(qū)很薄，有少部分電子流出，但大部分在電場的作用下，漂移到集電區(qū)。 !hr8X?+-Ku0W芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA.Z5w*nB S j其中有些情況，比如基區(qū)向發(fā)射區(qū)的漂移(發(fā)射區(qū)很高的雜質(zhì)濃度)，集電區(qū)向基區(qū)的擴散等微乎其微 |-j-M,l芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QAZ-1Wc.Kv(反向偏置)，所以可以忽略。 )FkJ1jBB/lfJUE6k6Mk,M#q4半導(dǎo)體技術(shù)天地Semiconductor Technology World所示npn的能夠工作，除了發(fā)射區(qū)濃度很高，基區(qū)很薄，還有保證E-B正向偏置，B-C反向偏置。 btXVjC(Zf2s芯片,設(shè)計,版圖,芯片制造,工藝,制程,封裝,測試,wafer,chip,ic,process,layout,package,FA,QA相應(yīng)電流關(guān)系如下： /W I%k*I Ie=Ib+Ic &w E%J:z4l9YL XO假設(shè)Ie占Ic的比例為a,即Ic=aIe,Ib=(1-a)Ie i;?LJ:pY9?4L9q0|a半導(dǎo)體技術(shù)天地Semiconductor Technology World稱為電流傳輸率。 0l gaV:w oI4ob(Jc1k芯片,設(shè)計,版圖,芯片制造,工藝,制程,封裝,測試,wafer,chip,ic,process,layout,package,FA,QAIc/Ib=(Iea)/(1-a)Ie=a/(1-a) 6aw hZu;x6m$WkDGhk芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA設(shè)定a/(1-a)為，稱為電流放大倍數(shù)。 7Mrd2SN2vsIS半導(dǎo)體技術(shù)天地Semiconductor Technology World6_p8l5/v半導(dǎo)體技術(shù)天地Semiconductor Technology World通過比例關(guān)系可知，如果電流傳輸率為90%，電流放大9倍 E Dj6t$cc5DmJ如果電流傳輸率為99%,電流將放大99倍。 :Fbk9KmS6TUr kDr!A0F半導(dǎo)體技術(shù)天地Semiconductor Technology World90%到99%,放大倍數(shù)的驟增，可以想像Ib只要有小的變動，電流放大倍數(shù)就有大的變化。 芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QAqB如此可見，晶體管是電流控制器件。 pc&w;kwww.ch二、放大電路是如何構(gòu)成及觸發(fā)條件 芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QAR4_0wG S5_qV芯片,設(shè)Kaj7現(xiàn)在進行實際操作，為了分析方便，以如圖所示的電路具體進行分析。 ;/bb(V+ShB!T&AKZ5B4a0f對應(yīng)CMOS的簡單版圖如下 ： B%XV+sk4pMD芯片,設(shè)計,版圖,芯片制造,工藝,制程,封裝,測試,wafer,chip,ic,process,layout,package,FA,QA圖片附件: latchupfg02.gif (2007-1-30 16:38, 12.4 K);f圖畫得不好，還請諒解。以下來看一下對應(yīng)的剖面圖。 nCT/G$Lu芯片,設(shè)計,版圖,芯片制造,工藝,制程,封裝,測試,wafer,chip,ic,process,layout,package,FA,QA圖片附件: latchupfg03.gif (2007-1-30 16:38, 10.2 K)I(XV|$xjO3toSa任何相鄰的pnp或npn都可以構(gòu)成晶體管，所以考慮起來似乎比例麻煩! Y*r LyTT)RQ_芯片,設(shè)計,版圖,芯片制造,工藝,制程,封裝,測試,wafer,chip,ic,process,layout,package,FA,QA) kfjzYM!K C從晶體管偏置來看，npn的基區(qū)p+與p-sub成反向偏置，發(fā)射區(qū)為襯底上的 m5Ff4AxWwww.chinaelec任一n+型區(qū)域，集電區(qū)為nwell及nwell上的n+。此時npn,基區(qū)接vss Z E1q*N4c j芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA&hg6_-IcnT芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA發(fā)射區(qū)接vss/in/out,集電區(qū)接vdd。就正反偏的原則來看，只要發(fā)射區(qū)聯(lián)接 芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QAmE x|y-%L+z/NK&0c3V6E芯片,設(shè)計,版圖,芯片制造,工藝,制程,封裝,測試,wafer,chip,ic,process,layout,package,FA,QA電壓小于vss,即npn可以觸發(fā)。而另一邊的pnp,基區(qū)接vdd,發(fā)射區(qū)接out/vdd/in， 7Cg%dL+I|半導(dǎo)體技術(shù)天地Semiconductor Technology World2E9i2o YX)n集電區(qū)接vss,觸發(fā)的可能就是發(fā)射區(qū)電位高于vdd。 )|$hq,F Js;o JnYvO從濃度與尺寸來看,也就是發(fā)射區(qū)濃度最高，基區(qū)尺寸最小，集電區(qū)有足夠的大。 ;Bb;1pIL芯片,設(shè)計,版基區(qū)的尺寸在npn管看來，似乎比較樂觀，可惜npn的構(gòu)成是橫向的，也就是說 so,J#a.h 如果把pmos與nmos畫得太近的話就有問題了。對nwell來說，如果nwell的厚度很薄， 芯片,設(shè)計,版圖,芯片制造,工藝,制程,封裝,測試,wafer,chip,ic,process,layout,package,FA,QA%iR!K因為npn的形成是在襯底橫向的，而pnp卻是在nwell中的縱向。nwell厚度足夠的薄， 0$L2;z#tVb4I意味著勢壘相對較低，實現(xiàn)觸發(fā)的可能性很大。對于日新月異的現(xiàn)在科技來講，尺寸 1d#k ap半導(dǎo)體技術(shù)天地Semiconductor Technology WorldA-seI G04j半導(dǎo)體技術(shù)天地Semiconductor Technology World在不斷的縮小，這也是在表明基區(qū)在逐漸的變小，觸發(fā)的可能突顯出來。 qOi/Rh8fIW!C%UZX6g為了便于分析，將等效的電路提取出來&Q:K8?_0$b9tHx接上面講到的提取電路，如圖所示： %R.qVFbR半導(dǎo)體技術(shù)天地Semiconductor Technology Worldw;X$f2s0P2G(h我們提到了正反偏的觸發(fā)和濃度及尺寸的觸發(fā)，現(xiàn)在我們不得不對 2b3G S)YG芯片,設(shè)計,版圖,晶圓制造,工寄生電阻產(chǎn)生興趣。對上述電路中，nwell和p-sub上形成的寄生電阻最有可能 LS |b1Dd.p(芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QAy!r5? I#影響到晶體管的觸發(fā)。R1是nwell寄生于pnp基區(qū)與發(fā)射區(qū)的電阻。R2是p-sub寄生于 4oV#-F Ou(i+WId |A4Nnpn的基區(qū)與發(fā)射區(qū)的電阻。在正常情況下，沒有過高或過低電壓出現(xiàn)，濃度與尺寸 4sj#Rq)k;C1JY6BV3X-k-|PW不去考慮的情況下，R1拉低了pnp基區(qū)的電位，R2阻礙了npn基區(qū)電位的降低。B-C反偏， 4PDL,e4Xg&f;k+b芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QAn/V5MAbj$bg,V8om半導(dǎo)體技術(shù)天地Semiconductor Technology WorldB-E正偏的情況就會出現(xiàn)，觸發(fā)的可能存在。 u上面我們只是單方面的對一個管子進行分析，既然是存在在兩個三極管在電路中，就有可能 0g/v!de4G1u芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QAbbs其中一個受另一個的影響。當其中一個觸發(fā)時，另一個晶體管有可能被這個晶體管觸發(fā)。 quUY%L7U三、一些解決辦法的介紹 芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA3Ja2I4z*N#JyI6x4FR;通常我們提到減少latch up的可能時，都會想到加guard ring。想法簡單，而且我們 5Q5HStP$Y0 ?x芯片,設(shè)計,版圖,芯片制造,工藝,制程,封裝,測試,wafer,chip,ic,process,layout,package,FA,QA從來就沒有懷疑過，也沒有真正考慮過，加guard ring這么幾個詞的意義何在。 96|q?)pL7NV半導(dǎo)體技術(shù)天地Semiconductor Technology WorldGz py&se更可惜的是，這種想法并不是我們自己的，是別人跟你講，你就認同了，是被別人迷惑了 8H2B.YAy2x芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QAq7YP1q還是被別人收買了呢？! qPB3HU5bs8&%)-*e0nQh而且，你有沒有發(fā)現(xiàn)，增加guard ring時有附加了design rule嗎？做layout的真是自由，愛 6C d24Y5D/ gT芯片,設(shè)計,版圖,芯片制造,工藝,制程,封裝,測試,wafer,chip,ic,process,layout,package,FA,QA芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA$a1X.c3N&9i9Rv加多寬就加多寬，愛加幾道就幾道，孰不知，要是加出問題來，該歸究誰的責任呢？!如果 芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QAc6Q#s,ro#u1pTH0o0eLq芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA加得太寬，增加了面積，增加的成本，老板可不會對你客氣。 芯片,設(shè)計,版圖,芯片制造,工藝,制程,封裝,測試,wafer,chip,ic,process,layout,package,FA,QA$vdP)o(Dp芯片,設(shè)計,版圖,芯片制造,工藝,制程,封裝,測試,wafer,chip,ic,process,layout,package,FA,QAj(h:6W9Xu遺憾的是計算這個rule，確實可以寫成一篇論文，然后買個好價錢，也可以天天過上老婆 R3ybIk&wyGRJ孩子熱炕頭的好日子。 芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QAD(H8Y9qx3cAe(GuS8Tf0_芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA回到正題，解決的方法多種多樣，如果出發(fā)點不同，解決的方法也就各異。比如可以在工藝上 芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA)Mm8J1S4f _%In1i|%Vp0H0GTwY控制雜質(zhì)濃度，基區(qū)尺寸，加外延層等。對layout來講，比較簡單的還是加guard ring，主要的作用 芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA/j$s*o*J/?S6lJ&1O.F n/e7Pr#q4b芯片,設(shè)計,版圖,芯片制造,工藝,制程,封裝,測試,wafer,chip,ic,process,layout,package,FA,QA會在下面詳細分析。在電路上加鉗位二極管控制電位，但對鉗位二極管的開關(guān)速度等方面的參數(shù)需要 Pv*a1s7y-Ty-9Dd6*c;M%k8H慎重考慮。 半導(dǎo)體技術(shù)天地Semiconductor Technology World#?rt*u6jdV上圖為加guard ring后的效果。 ,VF*w&l-n-Qw芯片,設(shè)計,版圖,晶圓制造,工藝,制程,封裝,測試,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA:y7K7X sMr)u1中認為在nwell中擴散n+或在p-sub中擴散p+所做的guard ring為多數(shù)載流子保護環(huán)， X4O3VLJ1J芯片,設(shè)計,版圖,芯片制造,工藝,制程,封裝,測試,wafer,chip,ic,process,layout,package,FA,QA2UZ2反之則為少數(shù)載流子保護環(huán)。 LTD$w e?NJl7hK.mhp.2ic.c