數(shù)電填空 選擇 判斷

1、 第一章 一、選擇題 。 1以下代碼中為無權(quán)碼的為 C . 余三碼 B. 2421BCD碼 C A. 8421BCD碼 位二進(jìn)制數(shù)來表示。 C 2一位十六進(jìn)制數(shù)可以用 16 . D C. B. A. 。 BC 碼表示為3十進(jìn)制數(shù)25用8421BCD 10101 D. C.100101 A.10 101 B.0010 0101 。 CD 4在一個(gè)8位的存儲單元中，能夠存儲的最大無符號整數(shù)是 255）D.（C.（FF） 127 B.（） A.（256） 1010 10 16 。 ABCD 5與十進(jìn)制數(shù)（53.5）等值的數(shù)或代碼為10 4). D(65.(110101.1) (0101 0011.0

2、101) B.(35.8) CA.8 1628421BCD AB 與八進(jìn)制數(shù)(47.3)等值的數(shù)為：68 11)D. (100111. B.(27.6) C.(27.3 ) A. (100111.011)216216 BCD 。7與模擬電路相比，數(shù)字電路主要的優(yōu)點(diǎn)有 抗干擾能力強(qiáng) C.保密性好 D.A.容易設(shè)計(jì) B.通用性強(qiáng) 個(gè)變量取值組合？個(gè)變量時(shí)，共有 D 8. 當(dāng)邏輯函數(shù)有n n2 A. n B. 2n C. n D. 2 。 A D 9. 邏輯函數(shù)的表示方法中具有唯一性的是 卡諾圖邏輯圖 D.A .真值表 B.表達(dá)式 C. 。 AC 10.F=A +BD+CDE+D= AB )?D)(

3、A?DBD)(B?D)(A?(B)DA? DB?A C. D. B.A.)?BA?(A 。=11.邏輯函數(shù)F= A BA?A?B D.A.B B.A C. 12A+BC= C 。 A .A+B B.A+C C.(A+B)(A+C) D.B+C 13在何種輸入情況下，“與非”運(yùn)算的結(jié)果是邏輯0。 D A全部輸入是0 B.任一輸入是0 C.僅一輸入是0 D.全部輸入是1 14、邏輯函數(shù)中的邏輯“與”和它對應(yīng)的邏輯代數(shù)運(yùn)算關(guān)系為（ B ）。 A、邏輯加 B、邏輯乘 C、邏輯非 15、十進(jìn)制數(shù)100對應(yīng)的二進(jìn)制數(shù)為（ C ）。 A、1011110 B、1100010 C、1100100 D、11000

4、100 AB表示不同邏輯關(guān)系的邏輯式是（ B 、和邏輯式）。16 AB?AA?B?BA?BA?B 、D C、 A 、B 、 17、數(shù)字電路中機(jī)器識別和常用的數(shù)制是（ A ）。 A、二進(jìn)制 B、八進(jìn)制 C、十進(jìn)制 D、十六進(jìn)制 18、 。） ACD 的對偶式，可將求一個(gè)邏輯函數(shù)FF中的（ 、原變量換成反變量，反變量換成原變量B ”換成“+“，”+”換成“A . C、變量不變 D、常數(shù)中“0”換成“1”，“1”換成“0” 19、n個(gè)變量函數(shù)的最小項(xiàng)是（ C ） A、n個(gè)變量的積項(xiàng)，它包含全部n個(gè)變量 B、n個(gè)變量的荷香，它包含n個(gè)變量 C、每個(gè)變量都以原、反變量的形式出現(xiàn)，且僅出現(xiàn)一次 D、N個(gè)變

5、量的和項(xiàng)，它不包含全部變量 20、邏輯函數(shù)F=（A+B）（A+C）（A+D）（A+E）=（ B ） A、AB+AC+AD+AE B、A+BCED C、（A+BC）（A+DE） D、A+B+C+D 21、表示最大的3位十進(jìn)制數(shù)，需要（ C ）位二進(jìn)制數(shù) A 8 B 9 C 10 D 11 22、完成下列數(shù)制之間的轉(zhuǎn)換） （11101.1）（29.5）（ 35.4）（1D.8） 161082（57.625）（(111001.101)=( 71.5 ）（ 39.A ）16 210837、完成下列數(shù)制與碼制之間的轉(zhuǎn)換（6分） （47）（01111010 ）（ 01000111 ） 8421103碼碼余

6、（25.25）（ 00100101.00120101 ）（00101011.00101011）（31.2）8 2421BCD108421BCD二、判斷正誤題 2、異或函數(shù)與同或函數(shù)在邏輯上互為反函數(shù)。 （ 對 ） 3、8421BCD碼、2421BCD碼和余3碼都屬于有權(quán)碼。 （ 錯(cuò) ） 4、二進(jìn)制計(jì)數(shù)中各位的基是2，不同數(shù)位的權(quán)是2的冪。 （ 對 ） 3、每個(gè)最小項(xiàng)都是各變量相“與”構(gòu)成的，即n個(gè)變量的最小項(xiàng)含有n個(gè)因子。（ 對 ） 4、因?yàn)檫壿嫳磉_(dá)式A+B+AB=A+B成立，所以AB=0成立。 （ 錯(cuò) ） CBBA已是最簡與或表達(dá)式。 5、邏輯函數(shù)F= A （+ 錯(cuò)B+ ）C+B 6、利用約

7、束項(xiàng)化簡時(shí)，將全部約束項(xiàng)都畫入卡諾圖，可得到函數(shù)的最簡形式。（ 錯(cuò) ） 7、卡諾圖中為1的方格均表示邏輯函數(shù)的一個(gè)最小項(xiàng)。 （ 對 ） 8、在邏輯運(yùn)算中，“與”邏輯的符號級別最高。 （ 錯(cuò) ） 9、標(biāo)準(zhǔn)與或式和最簡與或式的概念相同。 （ 對 ） 10、二極管和三極管在數(shù)字電路中可工作在截止區(qū)、飽和區(qū)和放大區(qū)。 （ 錯(cuò) ） 11、8421 碼1001 比0001大。 （ 對 ） 12、數(shù)字電路中用“1”和“0”分別表示兩種狀態(tài)，二者無大小之分。 （ 對 ） 13、格雷碼具有任何相鄰碼只有一位碼元不同的特性。 （ 對 ） 14、在時(shí)間和幅度上都斷續(xù)變化的信號是數(shù)字信號，語音信號不是數(shù)字信號。（ 錯(cuò)

8、 ） 三、填空題 1.數(shù)字信號的特點(diǎn)是在 時(shí)間 上和 幅值 上都是斷續(xù)變化的，其高電平和低電平常用 1 和 0 來表示。 2.分析數(shù)字電路的主要工具是 邏輯代數(shù) ，數(shù)字電路又稱作 邏輯電路 。 3.在數(shù)字電路中，常用的計(jì)數(shù)制除十進(jìn)制外，還有 2 、 8 、 16 。 4.（10110010.1011）=( 262.54 )=( B2.B ) 1628 5. ( 35.4)=（11101.1） =( 29.5 )=( 1D.8 )=( 0010 1001.0100 ) 8421BCD108 216 6.(39.75 )=（ 100111.11 ）=( 47.6 )=( 27.C ) 168210

9、 7. ( 5E.C)=（ 1011110.11）=( 136.6 )=( 94.75 )= (1001 0100.0111 0101 ) 8421BCD108216 8.( 0111 1000) =（ 1001110 ）=( 116 )=( 78 )=( 4E ) 16288421BCD10 10. 邏輯代數(shù)又稱為 布爾 代數(shù)。最基本的邏輯關(guān)系有 與、或、非 三種。常用的幾種導(dǎo)出的邏輯運(yùn)算為與非 或 非 與或非 同或 。異或 、邏輯表達(dá)式和卡諾圖 11. 邏輯函數(shù)有四種表示方法，它們分別是 真值表 、邏輯圖 。結(jié)合律。摩根定律又稱為 反演定律 12. 邏輯代數(shù)中與普通代數(shù)相似的定律有交換律

10、分配律 。13. 邏輯代數(shù)的三個(gè)重要規(guī)則是代入規(guī)則 對偶規(guī)則 反演規(guī)則 C A（）14邏輯函數(shù)C+F= +B+ D。的反函數(shù)= DFBA A+BC+0 。15邏輯函數(shù)F=A（B+C）1的對偶函數(shù)是 ）（+CA+B） AB+的對偶式為C+BC=AB+C（A+B）。(+C)（B+C）=16添加項(xiàng)公式（AAAA C 。17邏輯函數(shù)1 F= +A+B+C+D= DBA AB?AB?AB?AB 0 。 = 邏輯函數(shù)18 F= )B?C)(C?D?(A?B?BCD?CBA 。+已知某函數(shù)的對偶式為，則它的原函數(shù)為19 。B A、B的邏輯關(guān)系是 A 20. 己知某組合電路的輸入A、B與輸出Y的波形關(guān)系如下，

11、則Y和 ?),75(0,2,m）（和最簡與或表= 1所示，則該函數(shù)標(biāo)準(zhǔn)與或式21邏輯函數(shù)FF(A,B,C,)A,B,C,的卡諾圖如圖1 CC ACAC?AA，(F，最簡與非與非表達(dá)式為達(dá)式F(A,B,C,)=+C )(A + )，最簡或與表達(dá)式為F+AC (A?C)?(A?C)；并在最簡與或表達(dá)式的基礎(chǔ)上分別用反演規(guī)則和對偶規(guī)則F最簡或非或非表達(dá)式為直接寫出 F CC FAA。 = ) (A+C)(+) (A+C)(和+ 22、在正邏輯的約定下，“1”表示 高 電平，“0”表示 低 電平。 23、8421 BCD碼和 2421 碼是有權(quán)碼； 余3 碼和 格雷 碼是無權(quán)碼。 24、數(shù)字電路中，輸

12、入信號和輸出信號之間的關(guān)系是 邏輯 關(guān)系，所以數(shù)字電路也稱為 邏輯 電路。在 邏輯 關(guān)系 中，最基本的關(guān)系是 與邏輯 、 或邏輯 和 非邏輯 。 第二章 一、選擇題 1. 三態(tài)門輸出高阻狀態(tài)時(shí)， ABD 是正確的說法。 A.用電壓表測量指針不動(dòng) B.相當(dāng)于懸空 C.電壓不高不低 D.測量電阻指針不動(dòng) 5TTL電路在正邏輯系統(tǒng)中，以下各種輸入中 ABC 相當(dāng)于輸入邏輯“1”。 A.懸空 B.通過電阻2.7k接電源 C.通過電阻2.7k接地 D.通過電阻510接地 6對于TTL與非門閑置輸入端的處理，可以 ABD 。 與有用輸入端并聯(lián) D. C.接地通過電阻接電源 B.3k接電源A. ）。 B 1

13、、具有“有1出0、全0出”功能的邏輯門是（ 7 D、同或門 B 、或非門 C、異或門 A、與非門 ）型的抗干擾能力更強(qiáng)。 8、兩個(gè)類型的集成邏輯門相比較，其中（ B 集成邏輯門CMOS、B 集成邏輯門TTL、A ）。B 9、CMOS電路的電源電壓范圍較大，約在（ 5V D、 C、515V A、5V5V B、318V ）在計(jì)算機(jī)系統(tǒng)中得到了廣泛的應(yīng)用，其中一個(gè)重要用途是構(gòu)成數(shù)據(jù)總線。 A 10、（ 門C、OC B、TTL與非門 A、三態(tài)門 。 ）時(shí)，輸出不是1的門電路為（ C11、一個(gè)兩輸入端的門電路，當(dāng)輸入為1 0 、異或門 DC、或非門 B、或門 A、與非門 二、判斷正誤題 ） （ 錯(cuò) 1、

14、所有的集成邏輯門，其輸入端子均為兩個(gè)或兩個(gè)以上。 ） （ 對 2、根據(jù)邏輯功能可知，異或門的反是同或門。 ） 對 （ 4、邏輯門電路是數(shù)字邏輯電路中的最基本單元。 ） 錯(cuò) 5、TTL和CMOS兩種集成電路與非門，其閑置輸入端都可以懸空處理。 （ ） 對 （ 6、74LS系列產(chǎn)品是TTL集成電路的主流，應(yīng)用最為廣泛。 ）（ 對7、TTL與非門的多余輸入端可以接固定高電平。 門、 與非 非 門。常用的復(fù)合邏輯門有 邏輯門 ，其中最基本的有 與門 、 或門和基本邏輯關(guān)系的電路稱為1、 門。同或 異或 門和 或非門、 與或非 門、 ”功能的門電路是或門；實(shí)際中集0 1，全0出門；具有“ 與非 有1出1

15、2、功能為“有0出1、全出0”的門電路是 門應(yīng)用的最為普遍。成 與非 或非 門不使用的閑置輸入端應(yīng)與懸空 處理；TTL 3、當(dāng)外界干擾較小時(shí)，TTL 與非 門閑置的輸入端可以 門CMOS 電平，具有“或”邏輯端口的相接；CMOS門輸入端口為“與”邏輯關(guān)系時(shí)，閑置的輸入端應(yīng)接 高 地 。 懸空 多余的輸入端應(yīng)接 低 電平；即CMOS門的閑置輸入端不允許 2.48所示數(shù)字電路的邏輯函數(shù)表達(dá)式，并判斷其功能。3、試寫出圖 解：電路的邏輯函數(shù)表達(dá)式為：F?AB?AC?BC?AB?AC?BC 列真值表： A B C F 0 0 0 0 0 1 0 0 0 0 1 0 1 1 0 1 0 0 0 1 1

16、1 1 0 1 1 0 1 1 1 1 1 ，因此電路功能為多數(shù)表決器電路。時(shí)，輸出才為1輸入變量中有兩個(gè)或兩個(gè)以上為1 第三章 一、選擇題 位。個(gè)編碼對象，則要求輸出二進(jìn)制代碼位數(shù)為 B 1若在編碼器中有50 A.5 B.6 C.10 D.50 個(gè)。選一的數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端有 C 2.一個(gè)16 A.1 B.2 C.4 D.16 。Y= A Xi和地址碼Ai之間的邏輯表達(dá)式為3四選一數(shù)據(jù)選擇器的數(shù)據(jù)輸出Y與數(shù)據(jù)輸入 XAAAAXAXAX?AAX?AAAX?AXAA1110001 D. B.A. C.11001320001301 E 個(gè)。4.一個(gè)8選一數(shù)據(jù)選擇器的數(shù)據(jù)輸入端

17、有 A.1 B.2 C.3 D.4 E.8 D 。5在下列邏輯電路中，不是組合邏輯電路的有 D.寄存器 B.編碼器 C.全加器A.譯碼器 適于實(shí)現(xiàn)單輸出組合邏輯電路。7以下電路中，加以適當(dāng)輔助門電路， B 七段顯示譯碼器 D. B.數(shù)據(jù)選擇器 C.數(shù)值比較器A.二進(jìn)制譯碼器 AAAA? 8用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)Y=。，應(yīng)使 A 0011 =0 D=D=D=1=D=0，D=D=1 B.DA.D32231010 =0=D=1，D=0，D=D=1 D.D=DC.D=D31022031 A?AA，應(yīng) AB 八線譯碼器74LS138和輔助門電路實(shí)現(xiàn)邏輯函數(shù)Y=。 -9用三線122 YYYYYYYY

18、B.用與門，Y=A.用與非門，Y=32741605 Y?YY?Y?Y?Y?Y?Y Y=C.用或門，Y= D.用或門，74156203 。 ）、下列各型號中屬于優(yōu)先編碼器是（ C 1074LS48 、 D、74LS148 B、74LS138 CA、74LS85 。 ） B 12、八輸入端的編碼器按二進(jìn)制數(shù)編碼時(shí)，輸出端的個(gè)數(shù)是（ 8個(gè) D、4個(gè) 3 B、個(gè) C、 A、2個(gè) ）。D 、四輸入的譯碼器，其輸出端最多為（13 個(gè)D、16 C、10個(gè) 個(gè) A、4個(gè) B、8 IIYY 。 ）、當(dāng)74LS148的輸入端為（ 按順序輸入11011101時(shí)，輸出C 147002110 D、 、 C001 A、1

19、01 B、010 ）。 A 15、譯碼器的輸入量是（ 、十六進(jìn)制 D C、八進(jìn)制 B 、十進(jìn)制 A、二進(jìn)制 。 ）、編碼器的輸出量是（ A 16 、十六進(jìn)制 D、十進(jìn)制 C 、八進(jìn)制 A、二進(jìn)制 B A ）組合而成17、組合邏輯電路一般由（ 、寄存器 D C B 、門電路A 、觸發(fā)器 、計(jì)數(shù)器 ） B 、以下哪個(gè)編碼不能是二十進(jìn)制譯碼器的輸入編碼（18 A 0000 B 1010 C 1001 D 0011 Y?Y?Y的值是（ 有效時(shí)，其輸出C ）。 19、8線3線優(yōu)先編碼器的輸入為II，當(dāng)優(yōu)先級別最高的I012770A111 B. 010 C. 000 D. 101 20、十六路數(shù)據(jù)選擇器的

20、地址輸入（選擇控制）端有（ C ）個(gè)。 A16 B.2 C.4 D.8 Y=011，則輸出 Y E=0）時(shí)，地址碼AAA= 21、已知74LS138譯碼器的輸入三個(gè)使能端（E=1， E022B1017 2A C ) 。 是( D. 11111111 C. 11110111 A. 11111101 B. 10111111 二、判斷題： ）對 （ 、組合邏輯電路的輸出只取決于輸入信號的現(xiàn)態(tài)。1 ） （ 錯(cuò) 2、3線8線譯碼器電路是三八進(jìn)制譯碼器。 ）、已知邏輯功能，求解邏輯表達(dá)式的過程稱為邏輯電路的設(shè)計(jì)。 （ 對3 ） （ 錯(cuò) 4、編碼電路的輸入量一定是人們熟悉的十進(jìn)制數(shù)。 ）（ 錯(cuò) 74LS13

21、8集成芯片可以實(shí)現(xiàn)任意變量的邏輯函數(shù)。 5、 ）（ 錯(cuò) 6、組合邏輯電路中的每一個(gè)門實(shí)際上都是一個(gè)存儲單元。 ） 錯(cuò) （7、共陰極結(jié)構(gòu)的顯示器需要低電平驅(qū)動(dòng)才能顯示。 ） 對 8、只有最簡的輸入、輸出關(guān)系，才能獲得結(jié)構(gòu)最簡的邏輯電路。 （二 編碼 器；能將機(jī)器識別的 二進(jìn) 制數(shù)碼的 組合 邏輯電路，稱之為 1、能將某種特定信息轉(zhuǎn)換成機(jī)器識別的 器；74LS85是常用的 邏輯電路，稱為 譯碼 進(jìn) 制數(shù)碼轉(zhuǎn)換成人們熟悉的 十進(jìn)制或某種特定信息的 組合 器。 譯碼 組合 邏輯電路 多路 開關(guān)。 數(shù)據(jù)選擇 器，也叫做 、在多數(shù)數(shù)據(jù)選送過程中，能夠根據(jù)需要將其中任意一路挑選出來的電路，稱之為2 線的集成

22、優(yōu)先編碼器。 8線 3 10 線 4 線的集成優(yōu)先編碼器；74LS148芯片是是3、74LS147 線譯碼器。 16 4、兩片集成譯碼器74LS138芯片級聯(lián)可構(gòu)成一個(gè) 4線 。輸入狀態(tài)，而與信號作用前的電路5、組合邏輯電路的邏輯特點(diǎn)是，任意時(shí)刻的輸出狀態(tài)僅取決于該時(shí)刻的當(dāng)前無關(guān) 個(gè)。二進(jìn)制 碼。輸出端有 7 6、BCD七段譯碼器輸入的是 4 位 YYYYYYYY =110線是38線譯碼器，譯碼為輸出低電平有效，若輸入為AAA時(shí)，輸出 應(yīng)為 74LS13802103476251 。 10111111 第四章 一、選擇題 位二進(jìn)制數(shù)碼的寄存器。個(gè)觸發(fā)器可以構(gòu)成能寄存 B 1.N 1NN N C.

23、 22N D. A.2 B. 。 C 2在下列觸發(fā)器中，有約束條件的是 D F/F 同步RS F/F D.邊沿主從 A.主從JK F/F B.D F/F C. 個(gè)穩(wěn)態(tài)。 C 3一個(gè)觸發(fā)器可記錄一位二進(jìn)制代碼，它有 A.0 B.1 C.2 D.3 E.4 位二進(jìn)制信息要存儲48 D 個(gè)觸發(fā)器。 A.2 B.3 C.4 D.8 nn+1=1，應(yīng)使輸入T= BD =0，欲使新態(tài)Q。5對于T觸發(fā)器，若原態(tài)Q Q A.0 B.1 C.Q D.nn+1=1，應(yīng)使輸入T= AC，欲使新態(tài)Q 。6對于T觸發(fā)器，若原態(tài)Q =1 Q A.0 B.1 C.Q D.n+1n，應(yīng)使輸入D= C =Q。 7對于D觸發(fā)器，

24、欲使Q Q A.0 B.1 C.Q D.8對于JK觸發(fā)器，若J=K，則可完成 C 觸發(fā)器的邏輯功能。 A.RS B.D C.T D.T n+1n工作，可使JK觸發(fā)器的輸入端 ABDE 。9欲使JK觸發(fā)器按Q =Q QQQ ,K=Q D.J=Q,K=0 E.J=0,K=A.J=K=0 B.J=Q,K= C.J= nn+1Q工作，可使JK觸發(fā)器的輸入端 JK觸發(fā)器按QACE =。 10欲使 QQ,K=Q D.J=Q,K=1 E.J=1,K=Q A.J=K=1 B.J=Q,K= C.J=n+1=0工作，可使JK觸發(fā)器的輸入端 BCD 11欲使JK觸發(fā)器按Q。 A.J=K=1 B.J=Q,K=Q C.

25、J=Q,K=1 D.J=0,K=1 E.J=K=1 n+1=1工作，可使JK觸發(fā)器的輸入端 BCE 。12欲使JK觸發(fā)器按Q QQ,K=0 A.J=K=1 B.J=1,K=0 C.J=K= D.J=K=0 E.J= nn+1Q工作，應(yīng)使輸入D= DD觸發(fā)器按Q 。= 13欲使 Q A.0 B.1 C.Q D.15下列觸發(fā)器中，沒有約束條件的是 D 。 A.基本RS觸發(fā)器 B.主從RS觸發(fā)器 C.同步RS觸發(fā)器 D.邊沿D觸發(fā)器 17為實(shí)現(xiàn)將JK觸發(fā)器轉(zhuǎn)換為D觸發(fā)器，應(yīng)使 A 。 DDD B. K=D,J=A.J=D,K= C.J=K=D D.J=K= 18、僅具有置“0”和置“1”功能的觸發(fā)器

26、是（ C ）。 A、基本RS觸發(fā)器 B、鐘控RS觸發(fā)器 C、D觸發(fā)器 D、JK觸發(fā)器 S?R為（ A RS19、由與非門組成的基本 ）觸發(fā)器不允許輸入的變量組合。 A、00 B、01 C、10 D、11 20、同步RS觸發(fā)器的特征方程是（ D ）。 n?1nn?1n QS?R?Q?QQ 、 A、B n?1nn?1n QSQ?RQQ?S?R? 、 C、 D21、僅具有保持和翻轉(zhuǎn)功能的觸發(fā)器是（ B ）。 A、JK觸發(fā)器 B、T觸發(fā)器 C、D觸發(fā)器 D、T觸發(fā)器 22、觸發(fā)器由門電路構(gòu)成，但它不同門電路功能，主要特點(diǎn)是具有（ C ） A、翻轉(zhuǎn)功能 B、保持功能 C、記憶功能 D、置0置1功能 RS

27、在觸發(fā)器正常工作時(shí)應(yīng)（ C 端 和直接置1）端集成觸發(fā)器直接置23、TTL0 DD RRSS=1 C、保持高電平“1” A、=1 ，=0 B、=0 ，D、保持低電平“0” DDDD24、按觸發(fā)器觸發(fā)方式的不同，雙穩(wěn)態(tài)觸發(fā)器可分為（ C ） A、高電平觸發(fā)和低電平觸發(fā) B、上升沿觸發(fā)和下降沿觸發(fā) C、電平觸發(fā)或邊沿觸發(fā) D、輸入觸發(fā)或時(shí)鐘觸發(fā) 。） D 、按邏輯功能的不同，雙穩(wěn)態(tài)觸發(fā)器可分為（25 A、RS、JK、D、T等 B、主從型和維持阻塞型 C、TTL型和MOS型 D、上述均包括 26、為避免“空翻”現(xiàn)象，應(yīng)采用（ B ）方式的觸發(fā)器。 A、主從觸發(fā) B、邊沿觸發(fā) C、電平觸發(fā) 10、為防

28、止“空翻”，應(yīng)采用（ C ）結(jié)構(gòu)的觸發(fā)器。 A、TTL B、MOS C、主從或維持阻塞 n?1nQ?Q，以下輸入端連線不能為（ C ）觸發(fā)器要時(shí)鐘信號的作用下，要使27、JK K?Q C J=Q,J=K=Q D A J=K=0 B J=Q,K=0 28、下列觸發(fā)器中有約束條件的是（ A ） A、基本RS觸發(fā)器 B、邊沿D觸發(fā)器 C、主從JK觸發(fā)器 D、T觸發(fā)器 二、判斷題 1、僅具有保持和翻轉(zhuǎn)功能的觸發(fā)器是RS觸發(fā)器。 （ 錯(cuò) ） 2、基本的RS觸發(fā)器具有“空翻”現(xiàn)象。 （ 錯(cuò) ） 3、同步的RS觸發(fā)器的約束條件是：RS=0。 （ 錯(cuò) ） nn1n? KQQ?QJ ） （ 錯(cuò) 。 4、JK 觸

29、發(fā)器的特征方程是： ） 對 （5、D觸發(fā)器的輸出總是跟隨其輸入的變化而變化。 ） 對 JK觸發(fā)器的導(dǎo)引門被封鎖而觸發(fā)器狀態(tài)不變。 （6、CP=0時(shí)，由于 ）（ 對 下降沿到來時(shí)。 7、主從型JK觸發(fā)器的從觸發(fā)器開啟時(shí)刻在CP ） 錯(cuò) （ 、觸發(fā)器和邏輯門一樣，輸出取決于輸入現(xiàn)態(tài)。 8 ） 錯(cuò) （ 觸發(fā)器狀態(tài)變化在CP下降沿到來時(shí)。 9、維持阻塞D 三、填空題 8 個(gè)觸發(fā)器。個(gè)穩(wěn)態(tài)，存儲8位二進(jìn)制信息要1觸發(fā)器有 2 SSRR 且，則它不允許輸入的信號。2一個(gè)基本RS=觸發(fā)器在正常工作時(shí)，它的約束條件是 0 +=0 =1 QQQ可見觸發(fā)器的狀Q=0 ，=0 ，Q0、狀態(tài)為，定義觸發(fā)器的1狀態(tài)為

30、=1Q=1 3觸發(fā)器有兩個(gè)互補(bǔ)的輸出端 端的狀態(tài)。 Q 態(tài)指的是 。 RS=0 一個(gè)基本RS觸發(fā)器在正常工作時(shí)，不允許輸入R=S=1的信號，因此它的約束條件是4 式 主從式 5在一個(gè)CP脈沖作用下，引起觸發(fā)器兩次或多次翻轉(zhuǎn)的現(xiàn)象稱為觸發(fā)器的空翻 ，觸發(fā)方式為 式的觸發(fā)器不會(huì)出現(xiàn)這種現(xiàn)象。 或 邊沿式 低電 。電路中不允許兩個(gè)輸入端同時(shí)為 保持 、 置1 和 觸發(fā)器的功能有6、兩個(gè)與非門構(gòu)成的基本RS 置0 ，否則將出現(xiàn)邏輯混亂。平 觸發(fā)器， 鐘控的RSCP脈沖引起觸發(fā)器多次翻轉(zhuǎn)的現(xiàn)象稱為 空翻 ，有這種現(xiàn)象的觸發(fā)器是、通常把一個(gè)7 觸發(fā)方式。 電平 此類觸發(fā)器的工作屬于 觸發(fā)器。維持阻塞型D

31、主從型JK 觸發(fā)器和 邊沿8、為有效地抑制“空翻”，人們研制出了 觸發(fā)方式的 n1n?的功能，則輸 四種功能。欲使JK觸發(fā)器實(shí)現(xiàn) 1 、 保持 和 翻轉(zhuǎn)、JK9、觸發(fā)器具有 置0 置 Q?Q 。1 ，K應(yīng)接 高電平入端J應(yīng)接 高電平1 的功能。 置1 個(gè)，具有 置0 和 10、D觸發(fā)器的輸入端子有 1 等多種方法進(jìn) 時(shí)序波形圖 功能真值表 和 、11、觸發(fā)器的邏輯功能通常可用 特征方程 狀態(tài)轉(zhuǎn)換圖 、 行描述。 。 ，時(shí)序邏輯電路的基本單元是 觸發(fā)器12、組合邏輯電路的基本單元是 門電路 n+1nnn+1QK + Q=j QQ。= D觸發(fā)器的次態(tài)方程為 ；D 觸發(fā)器的次態(tài)方程為、13JK QQ

32、Q時(shí)為觸發(fā)器=1，1 =1Q14、觸發(fā)器有兩個(gè)互非的輸出端和，通常規(guī)定Q，=0時(shí)為觸發(fā)器的 =0Q狀態(tài)； nn?1QQ?QK?J 狀態(tài)。 的 0n n1n? Q?QS?R?R?S， 0觸發(fā)器，正常工作時(shí)，不允許 ，其特征方程為 15、兩個(gè)與非門組成的基本RS 1?R?S 。 約束條件為 n?1n）?1（C?SQ?RQP ， 其特征方程為 16、同步RS觸發(fā)器，在正常工作時(shí)，不允許輸入端R=S= 1 ， 。 約束條件為 SR=0 17、把JK觸發(fā)器 兩個(gè)輸入端子連在一起作為一個(gè)輸入 就構(gòu)成了T觸發(fā)器，保持 觸發(fā)器具有的邏輯功能是 T 。翻轉(zhuǎn) 和 功能。翻轉(zhuǎn)”就構(gòu)成了T觸發(fā)器，這種觸發(fā)器僅具有 1

33、8、讓 T 觸發(fā)器恒輸入“1 第五章 一、選擇題 C 。1下列邏輯電路中為時(shí)序邏輯電路的是 加法器 C.數(shù)碼寄存器 D.數(shù)據(jù)選擇器 A.變量譯碼器 B. 2. N個(gè)觸發(fā)器可以構(gòu)成最大計(jì)數(shù)長度（進(jìn)制數(shù)）為 D 的計(jì)數(shù)器。 N 2 D.2 A.N B.2N C.N B 3. N個(gè)觸發(fā)器可以構(gòu)成能寄存位二進(jìn)制數(shù)碼的寄存器。 A.N-1 B.N C.N+1 D.2N 同步時(shí)序電路和異步時(shí)序電路比較，其差異在于后者 B 。4 D.輸出只與內(nèi)部狀態(tài)有關(guān)A.沒有觸發(fā)器 B.沒有統(tǒng)一的時(shí)鐘脈沖控制 C.沒有穩(wěn)定狀態(tài) B 個(gè)觸發(fā)器。5一位8421BCD碼計(jì)數(shù)器至少需要 A.3 B.4 C.5 D.10 級 最少

34、應(yīng)使用 B ，7這幾個(gè)數(shù)的計(jì)數(shù)器，如果設(shè)計(jì)合理，采用同步二進(jìn)制計(jì)數(shù)器，5，6.欲設(shè)計(jì)0，12，3，4，6 A.2 B.3 C.4 D.8 觸發(fā)器。 3位數(shù)碼全部移入寄存器中。3位移位寄存器，串行輸入時(shí)經(jīng) C 個(gè)脈沖后，7 A.1 B.2 C.3 D.4 ，則最少需要做加法計(jì)數(shù)，計(jì)到十進(jìn)制數(shù)178 D 個(gè)觸發(fā)器。8用二進(jìn)制計(jì)數(shù)器從0 A.2 B.6 C.7 D.8 E.10 n?n1 ABAQQ? 觸發(fā)器來實(shí)現(xiàn)特性方程為若用JK。JK端的方程為 AB ，則9. BAABBBAA?K=AB K=AB D.J=， C.J= B.J=ABA.J=AB，K=K=， 。個(gè)脈沖后，它的狀態(tài)為 D QQQ=1100，則經(jīng)過20010若四位同步二進(jìn)制加法計(jì)數(shù)器的初始狀態(tài)為