長春工業(yè)大學(xué)工程訓(xùn)練課程教案

1、長春工業(yè)大學(xué)工程訓(xùn)練課程教案教師姓名趙世彧實(shí)訓(xùn)項(xiàng)目名稱EDA概述時(shí) 間30分地 點(diǎn)工程訓(xùn)練中心320室講 授 內(nèi) 容一、教學(xué)目的及要求 1、了解EDA基本常識(shí)2、掌握EDA技術(shù)常用語3、了解VHDL語言的歷史和現(xiàn)狀二、教學(xué)重點(diǎn)：1、EDA的含義2、ASIC特點(diǎn)3、CPLD特點(diǎn)4、FPGA特點(diǎn)5、VHDL簡介三、教學(xué)難點(diǎn)：1、理解EDA的具體含義2、CPLD和FPGA的主要區(qū)別四、教學(xué)內(nèi)容：長春工業(yè)大學(xué)工程訓(xùn)練課程教案教師姓名趙世彧實(shí)訓(xùn)項(xiàng)目名稱EDA概述時(shí) 間30分地 點(diǎn)工程訓(xùn)練中心320室講 授 內(nèi) 容前言電工電子實(shí)習(xí)，主要目的是鍛煉大家在比較短的時(shí)間內(nèi)掌握新知識(shí)、新技能的能力。對(duì)于電、近電專

2、業(yè)與非電專業(yè)、理工科與近文科的同學(xué)，起點(diǎn)基本上是一致的，區(qū)別僅在于今后的工作中接觸這類知識(shí)機(jī)會(huì)的多少。對(duì)于非電專業(yè)，尤其是近文科專業(yè)的同學(xué)來說，電工電子實(shí)習(xí)是大家開闊視野、豐富閱歷、增強(qiáng)創(chuàng)新意識(shí)的良機(jī)。在電工電子實(shí)習(xí)過程中，實(shí)習(xí)指導(dǎo)教師僅僅系統(tǒng)地講授一些涉及到的知識(shí)，是否能取得良好成績，基本上取決于各位同學(xué)自身綜合素質(zhì)的體現(xiàn)。只要同學(xué)們勤奮、認(rèn)真地進(jìn)行練習(xí)，在注意安全、遵守操作規(guī)程的前提下大膽實(shí)踐，相信每位同學(xué)都將獲得滿意的成績。概述一、什么是EDAEDA（Electronic Design Automation），直譯為電子設(shè)計(jì)自動(dòng)化，是指利用計(jì)算機(jī)完成電子系統(tǒng)的設(shè)計(jì)。EDA技術(shù)是以計(jì)算機(jī)和

3、微電子技術(shù)為先導(dǎo)，匯集了計(jì)算機(jī)圖形學(xué)、拓?fù)?、邏輯學(xué)、微電子工藝與結(jié)構(gòu)以及計(jì)算數(shù)學(xué)等多種計(jì)算機(jī)應(yīng)用學(xué)科最新成果的先進(jìn)技術(shù)。EDA技術(shù)以計(jì)算機(jī)為工具，代替人完成數(shù)字系統(tǒng)的邏輯綜合、布局布線和設(shè)計(jì)仿真等工作。設(shè)計(jì)人員只需要完成對(duì)系統(tǒng)功能的描述，就可以由計(jì)算機(jī)軟件進(jìn)行處理，得到設(shè)計(jì)結(jié)果，而且修改設(shè)計(jì)如同修改軟件一樣方便，可以極大地提高設(shè)計(jì)效率。二、ASIC、CPLD、FPGA簡介1. ASIC簡介ASIC（Application Specific Integrated Circuit 特定用途集成電路）是專門為某一應(yīng)用領(lǐng)域或某一專門用戶需要而設(shè)計(jì)制造的LSI（大規(guī)模集成電路）或VLSI（超大規(guī)模集成電

4、路），具有體積小、重量輕、功耗低、高性能、高可靠性和高保密性等優(yōu)點(diǎn)。ASIC分為模擬和數(shù)字兩類。數(shù)字ASIC又包括全定制（Full custom design approach，即根據(jù)需要專門制造的）ASIC和半定制（Semi-custom design approach，即在芯片上制作好一些具有通用性的單元元件和元件組的半成品硬件，用戶使用時(shí)可進(jìn)一步改動(dòng)，從而實(shí)現(xiàn)用戶希望得到的設(shè)計(jì)功能）ASIC。長春工業(yè)大學(xué)工程訓(xùn)練課程教案教師姓名趙世彧實(shí)訓(xùn)項(xiàng)目名稱EDA概述時(shí) 間30分地 點(diǎn)工程訓(xùn)練中心320室講 授 內(nèi) 容全定制設(shè)計(jì)需要設(shè)計(jì)者完成所有電路的設(shè)計(jì)，因此需要大量人力物力，靈活性好但開發(fā)效率低

5、下。如果設(shè)計(jì)較為理想，全定制能夠比半定制的ASIC芯片運(yùn)行速度更快。半定制使用庫里的標(biāo)準(zhǔn)邏輯單元(Standard Cell)，設(shè)計(jì)時(shí)可以從標(biāo)準(zhǔn)邏輯單元庫中選擇SSI(門電路)、MSI(如加法器、比較器等)、數(shù)據(jù)通路(如ALU、存儲(chǔ)器、總線等)、存儲(chǔ)器甚至系統(tǒng)級(jí)模塊(如乘法器、微控制器等)和IP核，這些邏輯單元已經(jīng)布局完畢，而且設(shè)計(jì)得較為可靠，設(shè)計(jì)者可以較方便地完成系統(tǒng)設(shè)計(jì)?，F(xiàn)代ASIC常包含整個(gè)32-bit處理器,類似ROM、RAM、EEPROM、Flash存儲(chǔ)單元和其他模塊，這樣的ASIC常被稱為SoC(片上系統(tǒng))。2. CPLD簡介CPLD（Complex Programmable Lo

6、gic Device，即復(fù)雜可編程邏輯器件），是20世紀(jì)80年代末Lattice公司提出了在線可編程（ISP，In System Programmability）技術(shù)以后，于20世紀(jì)90年代初出現(xiàn)的，是EPLD的改進(jìn)型器件。具有體積小、容量大、I/O口線豐富、易于編程和加密，還具有支持ISP技術(shù)的特點(diǎn)。CPLD是從PAL和GAL器件發(fā)展出來的器件，規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺(tái)，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的

7、數(shù)字系統(tǒng)。CPLD主要是由可編程邏輯宏單元(MC，Macro Cell)圍繞中心的可編程互連矩陣單元組成。其中MC結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的I/O單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。由于CPLD內(nèi)部采用固定長度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計(jì)的邏輯電路具有時(shí)間可預(yù)測(cè)性，避免了分段式互連結(jié)構(gòu)時(shí)序不完全預(yù)測(cè)的缺點(diǎn)。3. FPGA簡介FPGA（Field Programmable Gate Array，即現(xiàn)場可編程門陣列器件），是 Xilinx公司1958年首家推出的，是一種新型的高密度PLD，采用CMOS-SRAM工藝制作。FPGA是ASIC的近親，一般通過原理圖、

8、VHDL對(duì)數(shù)字系統(tǒng)建模，運(yùn)用EDA軟件長春工業(yè)大學(xué)工程訓(xùn)練課程教案教師姓名趙世彧實(shí)訓(xùn)項(xiàng)目名稱EDA概述 時(shí) 間30分地 點(diǎn)工程訓(xùn)練中心320室講 授 內(nèi) 容仿真、綜合，生成基于一些標(biāo)準(zhǔn)庫的網(wǎng)絡(luò)表，配置到芯片即可使用。它與ASIC的區(qū)別是用戶不需要介入芯片的布局布線和工藝問題，而且可以隨時(shí)改變其邏輯功能，使用靈活。在目前的電子設(shè)計(jì)中，常使用硬件描述語言（Verilog 或 VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過簡單的綜合與布局，燒錄至 FPGA 上進(jìn)行測(cè)試。當(dāng)測(cè)試完成后，再制作ASIC。4. CPLD和FPGA的區(qū)別CPLD和FPGA的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。CPLD是一個(gè)有點(diǎn)限制性的結(jié)構(gòu)，這個(gè)

9、結(jié)構(gòu)由一個(gè)或者多個(gè)可編輯的結(jié)構(gòu)之和的邏輯組列和一些相對(duì)少量的鎖定的寄存器。這樣的結(jié)構(gòu)是缺乏編輯靈活性，但是卻有可以預(yù)計(jì)的延遲時(shí)間和邏輯單元對(duì)連接單元高比率的優(yōu)點(diǎn)。而FPGA卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。 CPLD和FPGA另外一個(gè)區(qū)別是大多數(shù)的FPGA含有高層次的內(nèi)置模塊（比如加法器和乘法器）和內(nèi)置的記憶體。一個(gè)因此有關(guān)的重要區(qū)別是很多新的FPGA支持完全的或者部分的系統(tǒng)內(nèi)重新配置。允許他們的設(shè)計(jì)隨著系統(tǒng)升級(jí)或者動(dòng)態(tài)重新配置而改變。一些FPGA可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運(yùn)行。5. VHDL簡介VHDL的英文全名是Very-High-

10、Speed Integrated Circuit HardwareDescription Lan-guage,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本，

11、（簡稱93版）。現(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。有專家認(rèn)為，新的世紀(jì)中，長春工業(yè)大學(xué)工程訓(xùn)練課程教案教師姓名趙世彧實(shí)訓(xùn)項(xiàng)目名稱EDA概述 時(shí) 間30分地 點(diǎn)工程訓(xùn)練中心320室講 授 內(nèi) 容VHDL與Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法十分類似于一般的計(jì)算機(jī)高級(jí)語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊

12、或一個(gè)系統(tǒng)）分成外部（或稱可視部分，及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。長春工業(yè)大學(xué)工程訓(xùn)練課程教案教師姓名趙世彧實(shí)訓(xùn)項(xiàng)目名稱EDA軟件入門時(shí) 間90分地 點(diǎn)工程訓(xùn)練中心320室講 授 內(nèi) 容一、教學(xué)目的及要求 1、了解EDA軟件的基本組成2、掌握EDA軟件的基本操作3、掌握EDA設(shè)計(jì)的基本流程4、了解波形仿真的基本操作5、了解時(shí)序分析的基本操作二、教學(xué)重點(diǎn)：1、EDA軟件基本組成2、EDA軟件基本操作3、EDA

13、設(shè)計(jì)的基本流程三、教學(xué)難點(diǎn)：1、EDA軟件的操作2、EDA設(shè)計(jì)的基本流程3、波形仿真基本操作4、時(shí)序分析基本操作四、教學(xué)內(nèi)容：長春工業(yè)大學(xué)工程訓(xùn)練課程教案教師姓名趙世彧實(shí)訓(xùn)項(xiàng)目名稱EDA軟件入門時(shí) 間90分地 點(diǎn)工程訓(xùn)練中心320室講 授 內(nèi) 容Max+Plus II軟件是本次實(shí)習(xí)需要重點(diǎn)掌握的軟件，希望大家能認(rèn)真學(xué)習(xí)、勤加練習(xí)。1. 建立工作文件夾1.1 在電腦“桌面”上雙擊“我的電腦”圖標(biāo)，打開“我的電腦”。1.2 雙擊“E”盤，打開“E盤”。1.3 單擊鼠標(biāo)右鍵，選擇“新建新建文件夾”，并對(duì)其命名（文件夾名字必須是英文或由英文、數(shù)字、下劃線組成的）。2. 打開Max+Plus II軟件并

14、建立當(dāng)前文件2.1 鼠標(biāo)左鍵雙擊Max+Plus II圖標(biāo)，打開該軟件。2.2 執(zhí)行File New，打開文件建立對(duì)話框。2.3 選擇希望使用的編輯器（原理圖、符號(hào)、文本、波形圖），建立新文件。3. 輸入設(shè)計(jì)內(nèi)容（繪制圖形、編寫程序代碼）4. 保存設(shè)計(jì)文件4.1 執(zhí)行FileSave（或Saveas），打開文件保存對(duì)話框。4.2 選擇文件保存路徑（E盤下自己新建的工作文件夾）。存盤位置錯(cuò)誤，將導(dǎo)致“DO NOT OPEN VHDL WORK”的錯(cuò)誤。4.3 選擇文件保存類型（原理圖為GDF、VHDL程序?yàn)閂HD）。 類型選擇錯(cuò)誤，將導(dǎo)致“Error：Line1，syntex error”的語法

15、錯(cuò)誤。4.4 輸入文件名稱（原理圖任意起名，但必須是英文或英文及數(shù)字組成的；VHDL程序的名字必須和程序中entity后面的名字一致）。 VHDL文件名稱錯(cuò)誤，將導(dǎo)致“Error：Line1，VHDL Design File must contain an entity of the same name”。4.5 點(diǎn)擊“OK”，完成保存操作。5. 將設(shè)計(jì)文件設(shè)置為當(dāng)前項(xiàng)目執(zhí)行File Project set project to current file，實(shí)現(xiàn)項(xiàng)目的設(shè)置。6. 偵錯(cuò)并修改長春工業(yè)大學(xué)工程訓(xùn)練課程教案教師姓名趙世彧實(shí)訓(xùn)項(xiàng)目名稱EDA軟件入門 時(shí) 間90分地 點(diǎn)工程訓(xùn)練中心320室

16、講 授 內(nèi) 容執(zhí)行File Project Save & Check，實(shí)現(xiàn)設(shè)計(jì)偵錯(cuò)；若有錯(cuò)誤則進(jìn)行修改；若有警告，視硬件現(xiàn)象的情況再?zèng)Q定是否修改。7. 選擇編程器件7.1 執(zhí)行Assign Device，打開器件選擇對(duì)話框；7.2 將對(duì)話框中所有的“”符號(hào)去掉；7.3 在Family選項(xiàng)中選擇FLEX10K；7.4 在Device選項(xiàng)中選擇EPF10K10LC84-4;7.5 點(diǎn)擊“OK”，完成器件選擇。8. 編譯（執(zhí)行File Project Save & Compile，實(shí)現(xiàn)編譯）。9. 波形仿真9.1 建立波形文件。9.2 設(shè)置仿真參數(shù)并存盤。9.3 執(zhí)行仿真（Max+Plus II s

17、imulator Start）。10. 時(shí)序分析10.1 延時(shí)分析。10.2 建立、保持分析。10.3 工作頻率分析。（第9、10步不做要求）11. 配置引腳11.1 Max+Plus II FloorPlan Editor。如果出現(xiàn)EAB視圖，可以在灰色部分雙擊鼠標(biāo)左鍵返回Device視圖。11.2 將設(shè)計(jì)中出現(xiàn)的I/O引腳放置到FPGA的數(shù)字端口上。如果在未放置的IO引腳沒有出現(xiàn)在未放置IO引腳對(duì)話框中，在屏幕左側(cè)點(diǎn)擊第四項(xiàng)。11.3 重復(fù)第8步操作。12. 器件編程長春工業(yè)大學(xué)工程訓(xùn)練課程教案教師姓名趙世彧實(shí)訓(xùn)項(xiàng)目名稱EDA軟件入門 時(shí) 間90分地 點(diǎn)工程訓(xùn)練中心320室講 授 內(nèi) 容1

18、2.1 選擇編程對(duì)話框，并保留在視線的最前端。執(zhí)行Max+Plus II Programmer，打開編程對(duì)話框12.2 選擇編程端口。執(zhí)行Options Hardware Setup 選擇ByteBlaster（MV）端口 “OK”返回12.3 選擇編程文件。執(zhí)行File Select Programming File 選中和項(xiàng)目名稱一致的SOF文件 “OK”返回12.4 執(zhí)行編程操作。12.4.1 檢查實(shí)驗(yàn)箱電源是否打開。12.4.2 檢查數(shù)據(jù)線是否連接妥當(dāng)。12.4.3 檢查芯片選擇開關(guān)是否在CPLD一側(cè)。12.4.4 以上均正常，點(diǎn)擊“Configure”，完成編程操作。長春工業(yè)大學(xué)工程

19、訓(xùn)練課程教案教師姓名趙世彧實(shí)訓(xùn)項(xiàng)目名稱EDA實(shí)驗(yàn)硬件簡介時(shí) 間60分地 點(diǎn)工程訓(xùn)練中心320室講 授 內(nèi) 容一、教學(xué)目的及要求 1、了解EDA實(shí)驗(yàn)硬件的基本組成2、掌握FPGA適配器的結(jié)構(gòu)及其檢測(cè)、使用3、掌握基本顯示部件基本結(jié)構(gòu)及其原理、檢測(cè)、使用4、掌握數(shù)字時(shí)鐘源基本結(jié)構(gòu)及其原理、檢測(cè)、使用二、教學(xué)重點(diǎn)：1、EDA實(shí)驗(yàn)硬件基本組成2、FPGA適配器結(jié)構(gòu)及其檢測(cè)、使用3、基本顯示部件基本結(jié)構(gòu)及其原理、檢測(cè)、使用4、數(shù)字時(shí)鐘源基本結(jié)構(gòu)及其原理、檢測(cè)、使用三、教學(xué)難點(diǎn)：1、FPGA的檢測(cè)及使用2、LED的檢測(cè)及使用3、八段數(shù)碼管的檢測(cè)及使用4、數(shù)字時(shí)鐘源的檢測(cè)及使用5、撥動(dòng)開關(guān)的檢測(cè)及使用四、教

20、學(xué)內(nèi)容：長春工業(yè)大學(xué)工程訓(xùn)練課程教案教師姓名趙世彧實(shí)訓(xùn)項(xiàng)目名稱EDA實(shí)驗(yàn)硬件簡介時(shí) 間60分地 點(diǎn)工程訓(xùn)練中心320室講 授 內(nèi) 容EL教學(xué)實(shí)驗(yàn)箱是北京理工達(dá)盛科技有限公司推出的一款綜合性實(shí)驗(yàn)設(shè)備，作為EDA設(shè)計(jì)實(shí)習(xí)，我們僅使用其中一部分功能，具體內(nèi)容如下：一、FPGA適配器 1. FPGA芯片型號(hào)（P84第一自然段） 實(shí)習(xí)中使用的是Altera公司生產(chǎn)的FLEX10K系列的，具體型號(hào)是EPF10K10LC84-4。注意，在芯片選擇過程中，一個(gè)數(shù)字、一個(gè)字母以及它們的順序都不能錯(cuò)，錯(cuò)了就不是這一款新片了。 2. FPGA的外接口（P84第二自然段） 在FPGA適配器電路板上引出了FPGA芯片的

21、所有引腳，在電路板左上角是四個(gè)特殊功能引腳，分別是：第1引腳（CLK0，全局時(shí)鐘信號(hào)輸入）、第43引腳（CLK1，全局時(shí)鐘信號(hào)輸入）、第3引腳（CLRN，全局清零信號(hào)輸入，恢復(fù)到零時(shí)刻的狀態(tài)）、第83引腳（OE，全局使能信號(hào)輸入）。 3. FPGA的數(shù)據(jù)下載 FPGA常采用JTAG接口形式實(shí)現(xiàn)數(shù)據(jù)的下載。在實(shí)驗(yàn)過程中，JTAG數(shù)據(jù)線一端連接在PC的打印機(jī)（并行）接口上，一端連接在實(shí)驗(yàn)箱的數(shù)字JTAG接口上，同學(xué)們的設(shè)計(jì)文件所形成的數(shù)據(jù)通過這條數(shù)據(jù)線傳遞給FPGA芯片，在FPGA芯片的I/O接口上就體現(xiàn)出設(shè)計(jì)的功能。 4. FPGA的引腳配置 FPGA引腳的配置并沒有嚴(yán)格的條條框框，需要指出的是

22、，不要將輸出類型或雙向類型的I/O接口配置到input類型的IO上即可。二、LED指示燈 LED，即發(fā)光二極管，是一種常見的指示部件，常用來指示電路的工作狀態(tài)，有時(shí)也會(huì)用來進(jìn)行二進(jìn)制編碼指示。 LED的使用相對(duì)比較簡單，只需要向其外接口輸入高電平（或二進(jìn)制數(shù)碼1）即可點(diǎn)亮，輸入低電平（或二進(jìn)制數(shù)碼0）即可熄滅。長春工業(yè)大學(xué)工程訓(xùn)練課程教案教師姓名趙世彧實(shí)訓(xùn)項(xiàng)目名稱EDA實(shí)驗(yàn)硬件簡介時(shí) 間60分地 點(diǎn)工程訓(xùn)練中心320室講 授 內(nèi) 容三、八段數(shù)碼管 八段數(shù)碼管，在不包含小數(shù)點(diǎn)的情況下也稱為七段數(shù)碼管或8字?jǐn)?shù)碼管，是目前常見的字符型顯示部件。 1. 八段數(shù)碼管的輸入端口 八段數(shù)碼管的輸入端包括字段

23、輸入端和位（片）選輸入端。 字段輸入端，用于控制數(shù)碼管顯示的字符內(nèi)容，即顯示碼的輸入端口。一般情況下，顯示碼的編碼順序是：dp、g、f、e、d、c、b、a。 位（片）選輸入端，用于控制數(shù)碼管顯示的位置，即顯示位置控制的輸入端口。一般情況下，位（片）選的編碼順序是：sel2、sel1、sel0。 2. 八段數(shù)碼管的工作過程（并行、動(dòng)態(tài)工作方式，就控制器方面而言）發(fā)送位（片）選信號(hào)，選中某一位（片）進(jìn)行顯示。 發(fā)送字段信號(hào)，顯示位置上的相應(yīng)字符。 如需另外一位顯示，則重復(fù)前兩步。 如需多位“同時(shí)”顯示，則提高每兩位間的切換速度，并保證送入相應(yīng)的字段信息。 3. 八段數(shù)碼管的檢測(cè) 將數(shù)碼管的輸入端依

24、次連接到撥動(dòng)開關(guān)上。 將字段輸入端連接的撥動(dòng)開關(guān)推到高電平一側(cè)，點(diǎn)亮某一位的所有字段，顯示“8.”。 將位（片）選輸入端連接的撥動(dòng)開關(guān)按照8421碼的編碼方式撥動(dòng)，使每一位都顯示“8.”。四、撥動(dòng)開關(guān) 撥動(dòng)開關(guān)，也稱為撥段開關(guān)，是一種常見的開關(guān)。由于我們所使用的實(shí)驗(yàn)系統(tǒng)電路連接的特點(diǎn)，這些撥動(dòng)開關(guān)提供的高低電平還可認(rèn)為是二進(jìn)制代碼，因此也稱為撥碼開關(guān)，推到上面是高電平（數(shù)碼1），推到下面是低電平（數(shù)碼0）。 通常情況下，撥動(dòng)開關(guān)作為設(shè)計(jì)系統(tǒng)的輸入控制，如系統(tǒng)啟停（或稱使能）控制、系統(tǒng)復(fù)位控制等。長春工業(yè)大學(xué)工程訓(xùn)練課程教案教師姓名趙世彧實(shí)訓(xùn)項(xiàng)目名稱EDA實(shí)驗(yàn)硬件簡介 時(shí) 間60分地 點(diǎn)工程訓(xùn)練

25、中心320室講 授 內(nèi) 容五、數(shù)字時(shí)鐘源 時(shí)鐘信號(hào)是時(shí)序邏輯的基礎(chǔ)，它用于決定邏輯單元中的狀態(tài)何時(shí)更新。時(shí)鐘信號(hào)是指有固定周期并與運(yùn)行無關(guān)的信號(hào)量，時(shí)鐘頻率（clock frequency,CF）是時(shí)鐘周期的倒數(shù)。時(shí)鐘邊沿觸發(fā)信號(hào)意味著所有的狀態(tài)變化都發(fā)生在時(shí)鐘邊沿到來時(shí)刻。在邊沿觸發(fā)機(jī)制中，只有上升沿或下降沿才是有效信號(hào)，才能控制邏輯單元狀態(tài)量的改變。至于到底是上升沿還是下降沿作為有效觸發(fā)信號(hào)，則取決于邏輯設(shè)計(jì)的技術(shù)。同步是時(shí)鐘控制系統(tǒng)中的主要制約條件。同步是指在有效信號(hào)沿發(fā)生時(shí)刻，希望寫入單元的數(shù)據(jù)也有效。 1. 數(shù)字時(shí)鐘源的結(jié)構(gòu) 實(shí)驗(yàn)系統(tǒng)數(shù)字時(shí)鐘源由有源晶振、分頻芯片、調(diào)整跳線、輸出孔組

26、成。 2. 各輸出相關(guān)跳線 CLK5：JP1、JP2、JP3、JP4、JP5、JP6 CLK4：JP1、JP2、JP3、JP4、JP11 CLK3：JP1、JP2、JP3、JP10 CLK2：JP1、JP2、JP9 CLK1：JP1、JP8 CLK0：JP1 3. 輸出頻率的調(diào)整 可通過調(diào)整相關(guān)跳線的位置來調(diào)整數(shù)字時(shí)鐘的輸出頻率，跳線帽的位置越向上輸出頻率越高，越向下越低。長春工業(yè)大學(xué)工程訓(xùn)練課程教案教師姓名趙世彧實(shí)訓(xùn)項(xiàng)目名稱VHDL語法入門時(shí) 間90分地 點(diǎn)工程訓(xùn)練中心320室講 授 內(nèi) 容一、教學(xué)目的及要求 1、掌握VHDL程序基本結(jié)構(gòu)2、掌握VHDL基本語法3、掌握VHDL常用算法及分析

27、4、基本掌握VHDL程序設(shè)計(jì)二、教學(xué)重點(diǎn)：1、VHDL程序基本結(jié)構(gòu)2、VHDL基本語法3、VHDL常用算法三、教學(xué)難點(diǎn)：1、VHDL常用算法2、VHDL程序設(shè)計(jì)四、教學(xué)內(nèi)容：長春工業(yè)大學(xué)工程訓(xùn)練課程教案教師姓名趙世彧實(shí)訓(xùn)項(xiàng)目名稱VHDL語法入門 時(shí) 間90分地 點(diǎn)工程訓(xùn)練中心320室講 授 內(nèi) 容一、基本結(jié)構(gòu)1. 程序包聲明“Library”和“Use”語句如 Libraryieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;2. 實(shí)體聲明“Entity”和“Port”語句如 Entity 實(shí)體名isPort();e

28、ndentity;端口聲明是實(shí)體聲明中最主要的部分。常用的端口類型有“in”、“out”、“buffer”、“inout”。3. 結(jié)構(gòu)體“Architecture”語句如 Architecture 結(jié)構(gòu)體名 of 實(shí)體名 is 信號(hào)聲明Begin 描述語句end結(jié)構(gòu)體名;二、數(shù)據(jù)對(duì)象及數(shù)據(jù)類型 1. 數(shù)據(jù)對(duì)象數(shù)據(jù)對(duì)象是數(shù)據(jù)類型的載體。數(shù)據(jù)對(duì)象共有3種形式：常量（Constant）、變量（Variable）和信號(hào)（Signal）。常數(shù)。常數(shù)是一個(gè)固定值，常數(shù)聲明就是對(duì)某一常數(shù)名賦予一個(gè)固定的值，通常賦值在程序開始前進(jìn)行。長春工業(yè)大學(xué)工程訓(xùn)練課程教案教師姓名趙世彧實(shí)訓(xùn)項(xiàng)目名稱VHDL語法入門 時(shí)

29、間90分地 點(diǎn)工程訓(xùn)練中心320室講 授 內(nèi) 容變量。變量只能在進(jìn)程、函數(shù)語句和過程語句結(jié)構(gòu)中聲明并使用，是一個(gè)局部量。變量的賦值是立即生效的，且在賦值時(shí)不能產(chǎn)生附加延時(shí)。信號(hào)。信號(hào)是電子電路內(nèi)部硬件連接的抽象。它除了沒有數(shù)據(jù)流動(dòng)方向說明以外，其它性質(zhì)幾乎和端口概念一致。信號(hào)是一個(gè)全局量，通常在結(jié)構(gòu)體、包集合和實(shí)體中聲明并使用。 2. 數(shù)據(jù)類型常用的數(shù)據(jù)類型： 布爾（BOOLEAN）數(shù)據(jù)類型一個(gè)布爾量具有兩種狀態(tài)，“真”（TRUE）、“假”（FALSE）。布爾量是二值枚舉量，但沒有數(shù)值的含義，不能進(jìn)行算術(shù)運(yùn)算，只能進(jìn)行關(guān)系運(yùn)算，如與、或、非等。一個(gè)布爾量常用來表示數(shù)據(jù)對(duì)象的狀態(tài)或總線上的情況。

30、通常情況下，布爾型數(shù)據(jù)對(duì)象的初始值為FALSE。 位（BIT）數(shù)據(jù)類型位數(shù)據(jù)量是枚舉量，取值只能是1或0。位數(shù)據(jù)類型的數(shù)據(jù)對(duì)象可以參與邏輯運(yùn)算，運(yùn)算結(jié)果仍是位的數(shù)據(jù)類型。 位矢量（BIT_VECTOR）數(shù)據(jù)類型位矢量是一組BIT類型的數(shù)組，在賦值時(shí)采用雙引號(hào)括起來。 標(biāo)準(zhǔn)邏輯位STD_LOGIC數(shù)據(jù)類型STD_LOGIC是BIT數(shù)據(jù)類型的擴(kuò)展，共定義了九種：u(初始值)、X（不定）、0（強(qiáng)0）、1（強(qiáng)1）、Z（高阻）、w（弱不定）、l（弱0）、h（弱1）、-（不可能）。標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類型反映硬件中真實(shí)存在的狀態(tài)。 標(biāo)準(zhǔn)邏輯位矢量STD_LOGIC_VECTOR數(shù)據(jù)類型STD_LOGIC_VEC

31、TOR是一組STD_LOGIC類型的數(shù)組，在賦值時(shí)采用雙引號(hào)括起來。 INTEGER（整型數(shù)據(jù)） 整數(shù)與數(shù)學(xué)中整數(shù)的定義相同。在使用時(shí)，VHDL綜合器要求用RANGE子句為所定義的數(shù)限定范圍，然后根據(jù)所限定的范圍來決定表示數(shù)據(jù)對(duì)象的二進(jìn)制數(shù)的位數(shù)，VHDL綜合長春工業(yè)大學(xué)工程訓(xùn)練課程教案教師姓名趙世彧實(shí)訓(xùn)項(xiàng)目名稱VHDL語法入門 時(shí) 間90分地 點(diǎn)工程訓(xùn)練中心320室講 授 內(nèi) 容器無法綜合未限定范圍的整數(shù)類型的數(shù)據(jù)對(duì)象。3. VHDL表達(dá)式表達(dá)式通過將一個(gè)操作符應(yīng)用于一個(gè)或多個(gè)操作數(shù)來完成算術(shù)或邏輯計(jì)算。操作數(shù)即操作符進(jìn)行運(yùn)算時(shí)所需的數(shù)據(jù)，操作數(shù)將其值傳遞給操作符來進(jìn)行運(yùn)算。操作數(shù)有很多種，最簡單的操作數(shù)可以是一個(gè)數(shù)字，或者一個(gè)標(biāo)志符，其本身也可以是一個(gè)表達(dá)式，通過圓括號(hào)將表達(dá)式擴(kuò)起來從而建立一個(gè)表達(dá)式