長春工業(yè)大學工程訓練課程教案

1、長春工業(yè)大學工程訓練課程教案教師姓名趙世彧實訓項目名稱EDA概述時 間30分地 點工程訓練中心320室講 授 內 容一、教學目的及要求 1、了解EDA基本常識2、掌握EDA技術常用語3、了解VHDL語言的歷史和現(xiàn)狀二、教學重點：1、EDA的含義2、ASIC特點3、CPLD特點4、FPGA特點5、VHDL簡介三、教學難點：1、理解EDA的具體含義2、CPLD和FPGA的主要區(qū)別四、教學內容：長春工業(yè)大學工程訓練課程教案教師姓名趙世彧實訓項目名稱EDA概述時 間30分地 點工程訓練中心320室講 授 內 容前言電工電子實習，主要目的是鍛煉大家在比較短的時間內掌握新知識、新技能的能力。對于電、近電專

2、業(yè)與非電專業(yè)、理工科與近文科的同學，起點基本上是一致的，區(qū)別僅在于今后的工作中接觸這類知識機會的多少。對于非電專業(yè)，尤其是近文科專業(yè)的同學來說，電工電子實習是大家開闊視野、豐富閱歷、增強創(chuàng)新意識的良機。在電工電子實習過程中，實習指導教師僅僅系統(tǒng)地講授一些涉及到的知識，是否能取得良好成績，基本上取決于各位同學自身綜合素質的體現(xiàn)。只要同學們勤奮、認真地進行練習，在注意安全、遵守操作規(guī)程的前提下大膽實踐，相信每位同學都將獲得滿意的成績。概述一、什么是EDAEDA（Electronic Design Automation），直譯為電子設計自動化，是指利用計算機完成電子系統(tǒng)的設計。EDA技術是以計算機和

3、微電子技術為先導，匯集了計算機圖形學、拓撲、邏輯學、微電子工藝與結構以及計算數(shù)學等多種計算機應用學科最新成果的先進技術。EDA技術以計算機為工具，代替人完成數(shù)字系統(tǒng)的邏輯綜合、布局布線和設計仿真等工作。設計人員只需要完成對系統(tǒng)功能的描述，就可以由計算機軟件進行處理，得到設計結果，而且修改設計如同修改軟件一樣方便，可以極大地提高設計效率。二、ASIC、CPLD、FPGA簡介1. ASIC簡介ASIC（Application Specific Integrated Circuit 特定用途集成電路）是專門為某一應用領域或某一專門用戶需要而設計制造的LSI（大規(guī)模集成電路）或VLSI（超大規(guī)模集成電

4、路），具有體積小、重量輕、功耗低、高性能、高可靠性和高保密性等優(yōu)點。ASIC分為模擬和數(shù)字兩類。數(shù)字ASIC又包括全定制（Full custom design approach，即根據(jù)需要專門制造的）ASIC和半定制（Semi-custom design approach，即在芯片上制作好一些具有通用性的單元元件和元件組的半成品硬件，用戶使用時可進一步改動，從而實現(xiàn)用戶希望得到的設計功能）ASIC。長春工業(yè)大學工程訓練課程教案教師姓名趙世彧實訓項目名稱EDA概述時 間30分地 點工程訓練中心320室講 授 內 容全定制設計需要設計者完成所有電路的設計，因此需要大量人力物力，靈活性好但開發(fā)效率低

5、下。如果設計較為理想，全定制能夠比半定制的ASIC芯片運行速度更快。半定制使用庫里的標準邏輯單元(Standard Cell)，設計時可以從標準邏輯單元庫中選擇SSI(門電路)、MSI(如加法器、比較器等)、數(shù)據(jù)通路(如ALU、存儲器、總線等)、存儲器甚至系統(tǒng)級模塊(如乘法器、微控制器等)和IP核，這些邏輯單元已經(jīng)布局完畢，而且設計得較為可靠，設計者可以較方便地完成系統(tǒng)設計?，F(xiàn)代ASIC常包含整個32-bit處理器,類似ROM、RAM、EEPROM、Flash存儲單元和其他模塊，這樣的ASIC常被稱為SoC(片上系統(tǒng))。2. CPLD簡介CPLD（Complex Programmable Lo

6、gic Device，即復雜可編程邏輯器件），是20世紀80年代末Lattice公司提出了在線可編程（ISP，In System Programmability）技術以后，于20世紀90年代初出現(xiàn)的，是EPLD的改進型器件。具有體積小、容量大、I/O口線豐富、易于編程和加密，還具有支持ISP技術的特點。CPLD是從PAL和GAL器件發(fā)展出來的器件，規(guī)模大，結構復雜，屬于大規(guī)模集成電路范圍。是一種用戶根據(jù)各自需要而自行構造邏輯功能的數(shù)字集成電路。其基本設計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應的目標文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標芯片中，實現(xiàn)設計的

7、數(shù)字系統(tǒng)。CPLD主要是由可編程邏輯宏單元(MC，Macro Cell)圍繞中心的可編程互連矩陣單元組成。其中MC結構較復雜，并具有復雜的I/O單元互連結構，可由用戶根據(jù)需要生成特定的電路結構，完成一定的功能。由于CPLD內部采用固定長度的金屬線進行各邏輯塊的互連，所以設計的邏輯電路具有時間可預測性，避免了分段式互連結構時序不完全預測的缺點。3. FPGA簡介FPGA（Field Programmable Gate Array，即現(xiàn)場可編程門陣列器件），是 Xilinx公司1958年首家推出的，是一種新型的高密度PLD，采用CMOS-SRAM工藝制作。FPGA是ASIC的近親，一般通過原理圖、

8、VHDL對數(shù)字系統(tǒng)建模，運用EDA軟件長春工業(yè)大學工程訓練課程教案教師姓名趙世彧實訓項目名稱EDA概述 時 間30分地 點工程訓練中心320室講 授 內 容仿真、綜合，生成基于一些標準庫的網(wǎng)絡表，配置到芯片即可使用。它與ASIC的區(qū)別是用戶不需要介入芯片的布局布線和工藝問題，而且可以隨時改變其邏輯功能，使用靈活。在目前的電子設計中，常使用硬件描述語言（Verilog 或 VHDL）所完成的電路設計，可以經(jīng)過簡單的綜合與布局，燒錄至 FPGA 上進行測試。當測試完成后，再制作ASIC。4. CPLD和FPGA的區(qū)別CPLD和FPGA的主要區(qū)別是他們的系統(tǒng)結構。CPLD是一個有點限制性的結構，這個

9、結構由一個或者多個可編輯的結構之和的邏輯組列和一些相對少量的鎖定的寄存器。這樣的結構是缺乏編輯靈活性，但是卻有可以預計的延遲時間和邏輯單元對連接單元高比率的優(yōu)點。而FPGA卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結構卻復雜的多。 CPLD和FPGA另外一個區(qū)別是大多數(shù)的FPGA含有高層次的內置模塊（比如加法器和乘法器）和內置的記憶體。一個因此有關的重要區(qū)別是很多新的FPGA支持完全的或者部分的系統(tǒng)內重新配置。允許他們的設計隨著系統(tǒng)升級或者動態(tài)重新配置而改變。一些FPGA可以讓設備的一部分重新編輯而其他部分繼續(xù)正常運行。5. VHDL簡介VHDL的英文全名是Very-High-

10、Speed Integrated Circuit HardwareDescription Lan-guage,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語言 。自IEEE公布了VHDL的標準版本，IEEE-1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設計環(huán)境，或宣布自己的設計工具可以和VHDL接口。此后VHDL在電子設計領域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。1993年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL的內容，公布了新版本的VHDL，即IEEE標準的1076-1993版本，

11、（簡稱93版）?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標準硬件描述語言，又得到眾多EDA公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言。有專家認為，新的世紀中，長春工業(yè)大學工程訓練課程教案教師姓名趙世彧實訓項目名稱EDA概述 時 間30分地 點工程訓練中心320室講 授 內 容VHDL與Verilog語言將承擔起大部分的數(shù)字系統(tǒng)設計任務。 VHDL主要用于描述數(shù)字系統(tǒng)的結構、行為、功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法十分類似于一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊

12、或一個系統(tǒng)）分成外部（或稱可視部分，及端口)和內部（或稱不可視部分），既涉及實體的內部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內部開發(fā)完成后，其他的設計就可以直接調用這個實體。這種將設計實體分成內外部分的概念是VHDL系統(tǒng)設計的基本點。長春工業(yè)大學工程訓練課程教案教師姓名趙世彧實訓項目名稱EDA軟件入門時 間90分地 點工程訓練中心320室講 授 內 容一、教學目的及要求 1、了解EDA軟件的基本組成2、掌握EDA軟件的基本操作3、掌握EDA設計的基本流程4、了解波形仿真的基本操作5、了解時序分析的基本操作二、教學重點：1、EDA軟件基本組成2、EDA軟件基本操作3、EDA

13、設計的基本流程三、教學難點：1、EDA軟件的操作2、EDA設計的基本流程3、波形仿真基本操作4、時序分析基本操作四、教學內容：長春工業(yè)大學工程訓練課程教案教師姓名趙世彧實訓項目名稱EDA軟件入門時 間90分地 點工程訓練中心320室講 授 內 容Max+Plus II軟件是本次實習需要重點掌握的軟件，希望大家能認真學習、勤加練習。1. 建立工作文件夾1.1 在電腦“桌面”上雙擊“我的電腦”圖標，打開“我的電腦”。1.2 雙擊“E”盤，打開“E盤”。1.3 單擊鼠標右鍵，選擇“新建新建文件夾”，并對其命名（文件夾名字必須是英文或由英文、數(shù)字、下劃線組成的）。2. 打開Max+Plus II軟件并

14、建立當前文件2.1 鼠標左鍵雙擊Max+Plus II圖標，打開該軟件。2.2 執(zhí)行File New，打開文件建立對話框。2.3 選擇希望使用的編輯器（原理圖、符號、文本、波形圖），建立新文件。3. 輸入設計內容（繪制圖形、編寫程序代碼）4. 保存設計文件4.1 執(zhí)行FileSave（或Saveas），打開文件保存對話框。4.2 選擇文件保存路徑（E盤下自己新建的工作文件夾）。存盤位置錯誤，將導致“DO NOT OPEN VHDL WORK”的錯誤。4.3 選擇文件保存類型（原理圖為GDF、VHDL程序為VHD）。 類型選擇錯誤，將導致“Error：Line1，syntex error”的語法

15、錯誤。4.4 輸入文件名稱（原理圖任意起名，但必須是英文或英文及數(shù)字組成的；VHDL程序的名字必須和程序中entity后面的名字一致）。 VHDL文件名稱錯誤，將導致“Error：Line1，VHDL Design File must contain an entity of the same name”。4.5 點擊“OK”，完成保存操作。5. 將設計文件設置為當前項目執(zhí)行File Project set project to current file，實現(xiàn)項目的設置。6. 偵錯并修改長春工業(yè)大學工程訓練課程教案教師姓名趙世彧實訓項目名稱EDA軟件入門 時 間90分地 點工程訓練中心320室

16、講 授 內 容執(zhí)行File Project Save & Check，實現(xiàn)設計偵錯；若有錯誤則進行修改；若有警告，視硬件現(xiàn)象的情況再決定是否修改。7. 選擇編程器件7.1 執(zhí)行Assign Device，打開器件選擇對話框；7.2 將對話框中所有的“”符號去掉；7.3 在Family選項中選擇FLEX10K；7.4 在Device選項中選擇EPF10K10LC84-4;7.5 點擊“OK”，完成器件選擇。8. 編譯（執(zhí)行File Project Save & Compile，實現(xiàn)編譯）。9. 波形仿真9.1 建立波形文件。9.2 設置仿真參數(shù)并存盤。9.3 執(zhí)行仿真（Max+Plus II s

17、imulator Start）。10. 時序分析10.1 延時分析。10.2 建立、保持分析。10.3 工作頻率分析。（第9、10步不做要求）11. 配置引腳11.1 Max+Plus II FloorPlan Editor。如果出現(xiàn)EAB視圖，可以在灰色部分雙擊鼠標左鍵返回Device視圖。11.2 將設計中出現(xiàn)的I/O引腳放置到FPGA的數(shù)字端口上。如果在未放置的IO引腳沒有出現(xiàn)在未放置IO引腳對話框中，在屏幕左側點擊第四項。11.3 重復第8步操作。12. 器件編程長春工業(yè)大學工程訓練課程教案教師姓名趙世彧實訓項目名稱EDA軟件入門 時 間90分地 點工程訓練中心320室講 授 內 容1

18、2.1 選擇編程對話框，并保留在視線的最前端。執(zhí)行Max+Plus II Programmer，打開編程對話框12.2 選擇編程端口。執(zhí)行Options Hardware Setup 選擇ByteBlaster（MV）端口 “OK”返回12.3 選擇編程文件。執(zhí)行File Select Programming File 選中和項目名稱一致的SOF文件 “OK”返回12.4 執(zhí)行編程操作。12.4.1 檢查實驗箱電源是否打開。12.4.2 檢查數(shù)據(jù)線是否連接妥當。12.4.3 檢查芯片選擇開關是否在CPLD一側。12.4.4 以上均正常，點擊“Configure”，完成編程操作。長春工業(yè)大學工程

19、訓練課程教案教師姓名趙世彧實訓項目名稱EDA實驗硬件簡介時 間60分地 點工程訓練中心320室講 授 內 容一、教學目的及要求 1、了解EDA實驗硬件的基本組成2、掌握FPGA適配器的結構及其檢測、使用3、掌握基本顯示部件基本結構及其原理、檢測、使用4、掌握數(shù)字時鐘源基本結構及其原理、檢測、使用二、教學重點：1、EDA實驗硬件基本組成2、FPGA適配器結構及其檢測、使用3、基本顯示部件基本結構及其原理、檢測、使用4、數(shù)字時鐘源基本結構及其原理、檢測、使用三、教學難點：1、FPGA的檢測及使用2、LED的檢測及使用3、八段數(shù)碼管的檢測及使用4、數(shù)字時鐘源的檢測及使用5、撥動開關的檢測及使用四、教

20、學內容：長春工業(yè)大學工程訓練課程教案教師姓名趙世彧實訓項目名稱EDA實驗硬件簡介時 間60分地 點工程訓練中心320室講 授 內 容EL教學實驗箱是北京理工達盛科技有限公司推出的一款綜合性實驗設備，作為EDA設計實習，我們僅使用其中一部分功能，具體內容如下：一、FPGA適配器 1. FPGA芯片型號（P84第一自然段） 實習中使用的是Altera公司生產的FLEX10K系列的，具體型號是EPF10K10LC84-4。注意，在芯片選擇過程中，一個數(shù)字、一個字母以及它們的順序都不能錯，錯了就不是這一款新片了。 2. FPGA的外接口（P84第二自然段） 在FPGA適配器電路板上引出了FPGA芯片的

21、所有引腳，在電路板左上角是四個特殊功能引腳，分別是：第1引腳（CLK0，全局時鐘信號輸入）、第43引腳（CLK1，全局時鐘信號輸入）、第3引腳（CLRN，全局清零信號輸入，恢復到零時刻的狀態(tài)）、第83引腳（OE，全局使能信號輸入）。 3. FPGA的數(shù)據(jù)下載 FPGA常采用JTAG接口形式實現(xiàn)數(shù)據(jù)的下載。在實驗過程中，JTAG數(shù)據(jù)線一端連接在PC的打印機（并行）接口上，一端連接在實驗箱的數(shù)字JTAG接口上，同學們的設計文件所形成的數(shù)據(jù)通過這條數(shù)據(jù)線傳遞給FPGA芯片，在FPGA芯片的I/O接口上就體現(xiàn)出設計的功能。 4. FPGA的引腳配置 FPGA引腳的配置并沒有嚴格的條條框框，需要指出的是

22、，不要將輸出類型或雙向類型的I/O接口配置到input類型的IO上即可。二、LED指示燈 LED，即發(fā)光二極管，是一種常見的指示部件，常用來指示電路的工作狀態(tài)，有時也會用來進行二進制編碼指示。 LED的使用相對比較簡單，只需要向其外接口輸入高電平（或二進制數(shù)碼1）即可點亮，輸入低電平（或二進制數(shù)碼0）即可熄滅。長春工業(yè)大學工程訓練課程教案教師姓名趙世彧實訓項目名稱EDA實驗硬件簡介時 間60分地 點工程訓練中心320室講 授 內 容三、八段數(shù)碼管 八段數(shù)碼管，在不包含小數(shù)點的情況下也稱為七段數(shù)碼管或8字數(shù)碼管，是目前常見的字符型顯示部件。 1. 八段數(shù)碼管的輸入端口 八段數(shù)碼管的輸入端包括字段

23、輸入端和位（片）選輸入端。 字段輸入端，用于控制數(shù)碼管顯示的字符內容，即顯示碼的輸入端口。一般情況下，顯示碼的編碼順序是：dp、g、f、e、d、c、b、a。 位（片）選輸入端，用于控制數(shù)碼管顯示的位置，即顯示位置控制的輸入端口。一般情況下，位（片）選的編碼順序是：sel2、sel1、sel0。 2. 八段數(shù)碼管的工作過程（并行、動態(tài)工作方式，就控制器方面而言）發(fā)送位（片）選信號，選中某一位（片）進行顯示。 發(fā)送字段信號，顯示位置上的相應字符。 如需另外一位顯示，則重復前兩步。 如需多位“同時”顯示，則提高每兩位間的切換速度，并保證送入相應的字段信息。 3. 八段數(shù)碼管的檢測 將數(shù)碼管的輸入端依

24、次連接到撥動開關上。 將字段輸入端連接的撥動開關推到高電平一側，點亮某一位的所有字段，顯示“8.”。 將位（片）選輸入端連接的撥動開關按照8421碼的編碼方式撥動，使每一位都顯示“8.”。四、撥動開關 撥動開關，也稱為撥段開關，是一種常見的開關。由于我們所使用的實驗系統(tǒng)電路連接的特點，這些撥動開關提供的高低電平還可認為是二進制代碼，因此也稱為撥碼開關，推到上面是高電平（數(shù)碼1），推到下面是低電平（數(shù)碼0）。 通常情況下，撥動開關作為設計系統(tǒng)的輸入控制，如系統(tǒng)啟停（或稱使能）控制、系統(tǒng)復位控制等。長春工業(yè)大學工程訓練課程教案教師姓名趙世彧實訓項目名稱EDA實驗硬件簡介 時 間60分地 點工程訓練

25、中心320室講 授 內 容五、數(shù)字時鐘源 時鐘信號是時序邏輯的基礎，它用于決定邏輯單元中的狀態(tài)何時更新。時鐘信號是指有固定周期并與運行無關的信號量，時鐘頻率（clock frequency,CF）是時鐘周期的倒數(shù)。時鐘邊沿觸發(fā)信號意味著所有的狀態(tài)變化都發(fā)生在時鐘邊沿到來時刻。在邊沿觸發(fā)機制中，只有上升沿或下降沿才是有效信號，才能控制邏輯單元狀態(tài)量的改變。至于到底是上升沿還是下降沿作為有效觸發(fā)信號，則取決于邏輯設計的技術。同步是時鐘控制系統(tǒng)中的主要制約條件。同步是指在有效信號沿發(fā)生時刻，希望寫入單元的數(shù)據(jù)也有效。 1. 數(shù)字時鐘源的結構 實驗系統(tǒng)數(shù)字時鐘源由有源晶振、分頻芯片、調整跳線、輸出孔組

26、成。 2. 各輸出相關跳線 CLK5：JP1、JP2、JP3、JP4、JP5、JP6 CLK4：JP1、JP2、JP3、JP4、JP11 CLK3：JP1、JP2、JP3、JP10 CLK2：JP1、JP2、JP9 CLK1：JP1、JP8 CLK0：JP1 3. 輸出頻率的調整 可通過調整相關跳線的位置來調整數(shù)字時鐘的輸出頻率，跳線帽的位置越向上輸出頻率越高，越向下越低。長春工業(yè)大學工程訓練課程教案教師姓名趙世彧實訓項目名稱VHDL語法入門時 間90分地 點工程訓練中心320室講 授 內 容一、教學目的及要求 1、掌握VHDL程序基本結構2、掌握VHDL基本語法3、掌握VHDL常用算法及分析

27、4、基本掌握VHDL程序設計二、教學重點：1、VHDL程序基本結構2、VHDL基本語法3、VHDL常用算法三、教學難點：1、VHDL常用算法2、VHDL程序設計四、教學內容：長春工業(yè)大學工程訓練課程教案教師姓名趙世彧實訓項目名稱VHDL語法入門 時 間90分地 點工程訓練中心320室講 授 內 容一、基本結構1. 程序包聲明“Library”和“Use”語句如 Libraryieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;2. 實體聲明“Entity”和“Port”語句如 Entity 實體名isPort();e

28、ndentity;端口聲明是實體聲明中最主要的部分。常用的端口類型有“in”、“out”、“buffer”、“inout”。3. 結構體“Architecture”語句如 Architecture 結構體名 of 實體名 is 信號聲明Begin 描述語句end結構體名;二、數(shù)據(jù)對象及數(shù)據(jù)類型 1. 數(shù)據(jù)對象數(shù)據(jù)對象是數(shù)據(jù)類型的載體。數(shù)據(jù)對象共有3種形式：常量（Constant）、變量（Variable）和信號（Signal）。常數(shù)。常數(shù)是一個固定值，常數(shù)聲明就是對某一常數(shù)名賦予一個固定的值，通常賦值在程序開始前進行。長春工業(yè)大學工程訓練課程教案教師姓名趙世彧實訓項目名稱VHDL語法入門 時

29、間90分地 點工程訓練中心320室講 授 內 容變量。變量只能在進程、函數(shù)語句和過程語句結構中聲明并使用，是一個局部量。變量的賦值是立即生效的，且在賦值時不能產生附加延時。信號。信號是電子電路內部硬件連接的抽象。它除了沒有數(shù)據(jù)流動方向說明以外，其它性質幾乎和端口概念一致。信號是一個全局量，通常在結構體、包集合和實體中聲明并使用。 2. 數(shù)據(jù)類型常用的數(shù)據(jù)類型： 布爾（BOOLEAN）數(shù)據(jù)類型一個布爾量具有兩種狀態(tài)，“真”（TRUE）、“假”（FALSE）。布爾量是二值枚舉量，但沒有數(shù)值的含義，不能進行算術運算，只能進行關系運算，如與、或、非等。一個布爾量常用來表示數(shù)據(jù)對象的狀態(tài)或總線上的情況。

30、通常情況下，布爾型數(shù)據(jù)對象的初始值為FALSE。 位（BIT）數(shù)據(jù)類型位數(shù)據(jù)量是枚舉量，取值只能是1或0。位數(shù)據(jù)類型的數(shù)據(jù)對象可以參與邏輯運算，運算結果仍是位的數(shù)據(jù)類型。 位矢量（BIT_VECTOR）數(shù)據(jù)類型位矢量是一組BIT類型的數(shù)組，在賦值時采用雙引號括起來。 標準邏輯位STD_LOGIC數(shù)據(jù)類型STD_LOGIC是BIT數(shù)據(jù)類型的擴展，共定義了九種：u(初始值)、X（不定）、0（強0）、1（強1）、Z（高阻）、w（弱不定）、l（弱0）、h（弱1）、-（不可能）。標準邏輯位數(shù)據(jù)類型反映硬件中真實存在的狀態(tài)。 標準邏輯位矢量STD_LOGIC_VECTOR數(shù)據(jù)類型STD_LOGIC_VEC

31、TOR是一組STD_LOGIC類型的數(shù)組，在賦值時采用雙引號括起來。 INTEGER（整型數(shù)據(jù)） 整數(shù)與數(shù)學中整數(shù)的定義相同。在使用時，VHDL綜合器要求用RANGE子句為所定義的數(shù)限定范圍，然后根據(jù)所限定的范圍來決定表示數(shù)據(jù)對象的二進制數(shù)的位數(shù)，VHDL綜合長春工業(yè)大學工程訓練課程教案教師姓名趙世彧實訓項目名稱VHDL語法入門 時 間90分地 點工程訓練中心320室講 授 內 容器無法綜合未限定范圍的整數(shù)類型的數(shù)據(jù)對象。3. VHDL表達式表達式通過將一個操作符應用于一個或多個操作數(shù)來完成算術或邏輯計算。操作數(shù)即操作符進行運算時所需的數(shù)據(jù)，操作數(shù)將其值傳遞給操作符來進行運算。操作數(shù)有很多種，最簡單的操作數(shù)可以是一個數(shù)字，或者一個標志符，其本身也可以是一個表達式，通過圓括號將表達式擴起來從而建立一個表達式