《VHDL的混合輸入法》PPT課件.ppt

1、第七講 VHDL硬件描述語言_5,教學(xué)課時(shí)：2學(xué)時(shí) 教學(xué)內(nèi)容：原理圖和VHDL混合輸入法設(shè)計(jì) （1）同步計(jì)數(shù)器的設(shè)計(jì) （2）7段顯示譯碼器的設(shè)計(jì) （3）頂層實(shí)體的設(shè)計(jì),1、原理圖與VHDL混合輸入法設(shè)計(jì),以具體實(shí)例進(jìn)行講解。 要求： （1）先設(shè)計(jì)一個(gè)1位十進(jìn)制數(shù)的計(jì)數(shù)顯示譯碼電路。其中，計(jì)數(shù)器、七段顯示譯碼電路由VHDL程序描述。 （2）在原理圖中調(diào)用2個(gè)1位十進(jìn)制數(shù)計(jì)數(shù)器，2個(gè)七段顯示譯碼電路來實(shí)現(xiàn)2位十進(jìn)制的計(jì)數(shù)顯示，以完成整個(gè)電路的設(shè)計(jì)，并用Quartus II進(jìn)行功能仿真,一、同步計(jì)數(shù)器的設(shè)計(jì)。 所謂同步計(jì)數(shù)器，就是在時(shí)鐘脈沖的控制下，構(gòu)成計(jì)數(shù)器的各觸發(fā)器狀態(tài)同時(shí)發(fā)生變化的那一類計(jì)數(shù)器

2、。 異步復(fù)位：是指復(fù)位信號一有效，計(jì)數(shù)器的計(jì)數(shù)值清0，進(jìn)位輸出清0. 同步復(fù)位：是指復(fù)位信號有效，且時(shí)鐘脈沖正是上升沿（或下降沿）時(shí)，計(jì)數(shù)器的計(jì)數(shù)值和進(jìn)位輸出清0,例1：設(shè)計(jì)一個(gè)具有異步復(fù)位的1位十進(jìn)制計(jì)數(shù)器，VHDL程序?yàn)閏ounter_1.vhd，并使用Quartus II進(jìn)行仿真。 設(shè)計(jì)思路： （1）確定端口引腳,clk:時(shí)鐘信號,rst:復(fù)位信號,q:計(jì)數(shù)值,cout:計(jì)數(shù)滿,2）工作流程,rst=1?若是，將q，cout清零，若否，則判斷是否clk上升沿，若是，則計(jì)數(shù)。計(jì)數(shù)時(shí)判斷是否計(jì)到9，若是，則q清零,cout置1；若否，則計(jì)數(shù)值加1，cout清零,library ieee; u

3、se ieee.std_logic_1164.all; entity counter_1 is port(clk,rst:in std_logic; q:out integer range 0 to 9; cout:out std_logic); end entity; architecture one of counter_1 is begin process(clk,rst) variable y:integer range 0 to 9; begin if rst=1 then y:=0; cout=0; elsif clkevent and clk=1 then if y=9 then

4、 y:=0; cout=1; else y:=y+1; cout=0; end if; end if; q=y; end process; end one,異步復(fù)位的1位十進(jìn)制計(jì)數(shù)器的仿真時(shí)序圖,二、七段顯示譯碼器的設(shè)計(jì) 七段顯示譯碼器是將1位十進(jìn)制數(shù)碼譯成數(shù)碼管對應(yīng)的a-g七段顯示信號。它有兩種連接方式，共陰極和共陽極連接。 設(shè)采用共陰極連接，則1使對應(yīng)的二極管亮，0使對應(yīng)的二極管滅。 例2：設(shè)計(jì)七段顯示譯碼器的VHDL程序,七段碼表,七段顯示譯碼器的設(shè)計(jì)思路,1）確定端口引腳,d:輸入的1位十進(jìn)制數(shù),y:輸出的七段碼值,2）程序編寫,可考慮用case 語句對輸出y賦值,library ie

5、ee; use ieee.std_logic_1164.all; entity sec7 is port(d:in integer range 0 to 15; y:out std_logic_vector(6 downto 0); end entity; architecture one of sec7 is begin process(d) begin case d is when 0 =yyyyyyyyyyy=ZZZZZZZ; end case; end process; end one,7段數(shù)碼顯示的仿真時(shí)序圖,例3：用原理圖，VHDL混合方式設(shè)計(jì)2位十進(jìn)制數(shù)的計(jì)數(shù)顯示譯碼電路。 第一

6、步：生成1位十進(jìn)制計(jì)數(shù)器電路的元件。方法是點(diǎn)菜單File-Create/Update-careate symbol files for current file，為當(dāng)前選中的VHDL文件建立元件符號; 第二步：生成7段數(shù)碼管的元件符號，方法同上; 第三步：新建一個(gè)原理圖文件，設(shè)計(jì)2位十進(jìn)制數(shù)的計(jì)數(shù)顯示譯碼電路，調(diào)用上2步生成的元件，包含2個(gè)計(jì)數(shù)器，2個(gè)七段顯示譯碼器，原理圖文件名為cntdip.bdf; 第四步：編譯； 第五步：仿真,電路圖,波形圖,例4：用元件聲明和例化的方法重做例3，并用Quartus II進(jìn)行功能仿真,library ieee; use ieee.std_logic_11

7、64.all; entity counter_1 is port(clk,rst:in std_logic; q:out integer range 0 to 9; cout:out std_logic); end entity; architecture one of counter_1 is begin process(clk,rst) variable y:integer range 0 to 9; begin if rst=1 then y:=0; cout=0; elsif clkevent and clk=1 then if y=9 then y:=0; cout=1; else

8、y:=y+1; cout=0; end if; end if; q=y; end process; end one,library ieee; use ieee.std_logic_1164.all; entity sec7 is port(d:in integer range 0 to 15; y:out std_logic_vector(6 downto 0); end entity; architecture one of sec7 is begin process(d) begin case d is when 0 =yyyyyyyyyyy=ZZZZZZZ; end case; end

9、 process; end one,library ieee; use ieee.std_logic_1164.all; entity cntdisp_2 is port(clk,rst:in std_logic; y0,y1:out std_logic_vector(6 downto 0); end cntdisp_2; architecture one of cntdisp_2 is component counter_1 port(clk,rst:in std_logic; q:out integer range 0 to 9; cout:out std_logic); end component;-元件聲明 component sec7 port(d:in integer range 0 to 15; y:out std_logic_vector(6 downto 0); end component;-元件聲明 signal q0,q1:integer range 0 to 9; signal c0,c1:std_logic; begin u0:counter_1 port map(clk,rst,q0,c0);-元件例例化 u1:sec7 port map(q0,y0); -元件例例化 u2:coun