LED大屏幕顯示控制系統(tǒng)設(shè)計

1、 led 大屏幕顯示控制系統(tǒng)設(shè)計大屏幕顯示控制系統(tǒng)設(shè)計 摘摘 要要 led 顯示屏是集微電子技術(shù)、光電子技術(shù)、計算機(jī)技術(shù)、信息處理技術(shù)于一體的大 型顯示系統(tǒng)。它以其適用范圍廣、壽命長，工作性能穩(wěn)定，功耗低、亮度高，而日漸在 顯示領(lǐng)域中得到廣泛應(yīng)用，如廣告、車站、碼頭、證券、銀行等信息傳播、信息發(fā)布方 面，是目前國際上比較流行的顯示媒體。 本文介紹了一種全新的 led 顯示屏控制解決方案，主要使用 altera cyclone 颶風(fēng) fpga 和 16 位凌陽單片機(jī) spce061a 作為主控器件，采用較普遍的 74ls595 作為 led 顯示屏顯示驅(qū)動芯片。實驗表明按照本系統(tǒng)的設(shè)計出的電路簡

2、單，控制方便，屏幕顯示 穩(wěn)定，效果佳，是現(xiàn)代 led 電子屏的一種很好的解決方案。 文中首先描述了 led 的結(jié)構(gòu)原理、模塊、分類、亮度控制方式和電子屏的組成,對 cyclone 颶風(fēng) fpga 的配置模式進(jìn)行了簡要的介紹。對 altera 公司編程軟件 quartus 4.0 與 max+plus 相比獨有的特點及新技術(shù)進(jìn)行了比較詳細(xì)的分析,以便對它有一個比較 清晰的了解，并采用此軟件為以后的系統(tǒng)設(shè)計提供參考。 最后以本系統(tǒng)的 192x128 的單色（紅色）點陣屏為模板，詳細(xì)的介紹系統(tǒng)電路的設(shè) 計及在大屏幕上顯示漢字和圖形的原理及各種顯示方式的算法，及如何讓屏幕顯示的更 穩(wěn)定、清晰做了些探討

3、。 關(guān)鍵詞：關(guān)鍵詞：led 顯示屏顯示屏; 配置配置; quartus ; 凌陽單片機(jī)凌陽單片機(jī); 颶風(fēng)颶風(fēng) fpga abstract led panels are a large-scale display system, which consist of microelectronics technique, photoelectron technique, computer technique, and information handles technique. with its wide application scope, long life span, stable work

4、function, low power consumes, high bright degree, gradually, led panels become extensive application in display field as the information transmission and announcement measures, such as advertise, the station, wharf, stock certificate, bank etc. it is popular display medium. this thesis introduced a

5、kind of all new led panels control solution. the mainly control unit use one altera cyclone ep1c6 and one 16-bit lingyang single-chip processor spce061a, which both is popular in current industry control field, use the common 74ls595 as the led display driver chip. the experiment result according to

6、 this system shows that it is a good solution with the characteristics of simplified circuit, conveniently control, stably display and good effect. this thesis first described the leds construction principle, module, and classification. then gives out a brief introduction of the configuration mode f

7、or cyclone fpga(this system adapts active mode), and gives out a detail description about the programmer software quartus 4.0 and its unique features when compared with the max+plus , which provides reference for new system design. at last, takes monochromatic lattice (red) of the 192x128s in this s

8、ystem as template, gives out the analysis of this system circuit, the principle of displaying chinese character or figure on large screen and the algorithm for different display mode, also discussed how to make screen display more stable and clearer. key words: led panels; configuration; quartus ; l

9、ingyang single-chip processor; cyclone fpga 目目 錄錄 第 1 章 led 顯示屏技術(shù)概述.1 1.1 led 原理.1 1.2 led 模塊.1 1.3 led 顯示屏分類.2 1. 4 led 亮度控制方法.2 1. 5 led 顯示屏組成.2 第 2 章 cyclone 颶風(fēng) fpga 配置.4 2.1 主動配置模式.5 2.2 被動串行配置.7 2.3 jtag 配置模式.9 第 3 章 quartus 4.0 軟件簡介.11 第 4 章 系統(tǒng)硬件電路設(shè)計.15 4.1 系統(tǒng)上位機(jī).15 4. 2 主控板.17 4.2.1 spce061a

10、16 位凌陽單片機(jī)概述.17 4. 2. 2 cyclonetm 系列芯片概述.18 4.2.3 m4k 模塊介紹.19 4.2.4 cyclone 鎖相環(huán)（plls）.20 4.2.5 spce061a 控制電路.21 4.2.6 fpga ep1c6 的大屏幕驅(qū)動信號產(chǎn)生電路.22 4.3 點陣驅(qū)動電路.22 第 5 章 系統(tǒng)軟件設(shè)計.24 5.1 ram 中數(shù)據(jù)存放格式.24 5.2 spce061a 字模數(shù)據(jù)送到 ram 中算法 .24 5.3 整屏數(shù)據(jù)同時上移算法.25 5.4 整屏左移算法.26 5.5 整屏右移算法.28 5.6 主程序模塊.30 5.7 中斷接收字模模塊.31

11、小 結(jié).34 參考文獻(xiàn).35 致 謝.36 附錄一:英文翻譯.37 附錄二:電路圖.65 第第 1 1 章章 ledled 顯示屏技術(shù)概述顯示屏技術(shù)概述 隨著時代的發(fā)展，信息的交流在我們的生活中起著越來越重要的作用。從傳統(tǒng)的廣 播、電視、報紙，到現(xiàn)在的移動通信、因特網(wǎng)，無論信息交流的手段如何發(fā)展，仍不能 改變 led 顯示屏在傳遞信息方面受到的關(guān)注。近幾年在 led 材料研制和控制技術(shù)上的 發(fā)展，更是受到人們的關(guān)注。在目前這個群雄逐鹿的顯示領(lǐng)域（包括 crt，lcd，dlp，背投技術(shù)，等離子顯示技術(shù)等） ，led 顯示技術(shù)將憑借其自身的優(yōu)勢 在未來的顯示領(lǐng)域中取得一席之地。 led 顯示屏是集

12、微電子技術(shù)、計算機(jī)技術(shù)、信息處理技術(shù)、光電子技術(shù)于一體的大 型顯示系統(tǒng)。它以其適用范圍廣、壽命長，工作性能穩(wěn)定，功耗低、亮度高，而日漸在 顯示領(lǐng)域中得到廣泛應(yīng)用，如廣告、醫(yī)院、車站、碼頭、證券、銀行、展覽等信息傳播、 信息發(fā)布方面，是目前流行的顯示媒體。 1.11.1 ledled 原理原理 在某些半導(dǎo)體材料的 pn 結(jié)中，注入的少數(shù)載流子與多數(shù)載流子復(fù)合時會把多余的能 量以光的形式釋放出來，從而把電能直接轉(zhuǎn)換 為光能。pn 結(jié)加反向電壓，少數(shù)載流子難以注 入，故不發(fā)光。這種利用注入式電致發(fā)光原理 制作的二極管叫發(fā)光二極管，通稱 led。其原 理圖如圖 1.1 所示。 led 的發(fā)光顏色和發(fā)光

13、效率與制作 led 的 材料和工藝有關(guān)，目前廣泛使用的有紅（波長 660nm） 、綠(波長 470nm)、藍(lán)（波長 525nm） 三種。由于 led 工作電壓低（僅 1.5-3v） ，能 主動發(fā)光且有一定亮度，亮度又能用電壓（或 電流）調(diào)節(jié)，本身又耐沖擊、抗振動、耐高溫、 壽命長（10 萬小時） ，所以在大型的顯示設(shè)備和戶外的顯示媒介中。目前尚無其他的顯示 方式與 led 顯示方式匹敵。led 象素直徑的大小一般有 3、3.75、5、8、15、19、26 等. 1.21.2 ledled 模塊模塊 1）led 發(fā)光管 一般由單個 led 晶片，反光碗，金屬陽極，金屬陰極構(gòu)成，外包具有透光聚光能

14、力 的環(huán)氧樹脂外殼。可用一個或多個（不同顏色的）單燈構(gòu)成一個基本像素，由于亮度高， 多用于戶外顯示屏。 2）led 點陣模塊 由若干晶片構(gòu)成發(fā)光矩陣,用環(huán)氧樹脂封裝于塑料殼內(nèi)。適合行列掃描驅(qū)動，容易構(gòu) 成高密度的顯示屏，多用于戶內(nèi)顯示屏。 3）貼片式 led 發(fā)光燈(或稱 smd led) 圖圖 1.1 發(fā)光二極管發(fā)光二極管 led 發(fā)光燈是貼焊形式的封裝，可用于戶內(nèi)全彩色顯示屏，可實現(xiàn)單點維護(hù)，有效 克服馬賽克現(xiàn)象。 1.31.3 ledled 顯示屏分類顯示屏分類 1）按顏色劃分：單色屏、雙色屏和全色屏 目前在市面上見得比較多的是紅、綠、藍(lán) 3 種顏色的 led 發(fā)光二極管，用它們做成 的

15、 led 屏被稱為單色屏；紅色和綠色的 led 放在一起作為一個象素制作的顯示屏叫雙色 屏或彩色屏。 2）按使用的環(huán)境劃分：戶內(nèi)屏、戶外屏和半戶外屏 戶內(nèi)屏面積一般從不到 1 平米到十幾平米,點密度較高，在非陽光直射或燈光照明環(huán) 境使用，觀看距離在幾米以外，屏體不具備密封防水能力。 戶外屏面積一般從幾平米到幾十甚至上百平米，點密度較稀(多為 1000-4000 點每平 米),發(fā)光亮度在 3000-6000cd/平米(朝向不同，亮度要求不同)，可在陽光直射條件下使用， 觀看距離在幾十米以外，屏體具有良好的防風(fēng)抗雨及防雷能力。 半戶外屏介于戶外及戶內(nèi)兩者之間,具有較高的發(fā)光亮度,可在非陽光直射戶外

16、下使用， 屏體有一定的密封，一般在屋檐下或櫥窗內(nèi)。 3）按控制或使用方式劃分：同步屏和異步屏 同步方式是指 led 顯示屏的工作方式基本等同于電腦的監(jiān)視器，它以至少 30 場/秒 的更新速率點點對應(yīng)地實時映射電腦監(jiān)視器上的圖像,通常具有多灰度的顏色顯示能力， 可達(dá)到多媒體的宣傳廣告效果。 異步方式是指 led 屏具有存儲及自動播放的能力，在 pc 機(jī)上編輯好的文字及無灰 度級圖片通過串口或其他網(wǎng)絡(luò)接口傳入 led 屏, 然后由 led 屏脫機(jī)自動播放，一般沒有 多灰度顯示能力，主要用于顯示文字信息及一些圖片，可以多屏聯(lián)網(wǎng)顯示。 4）按使用方式劃分：點陣屏、點陣數(shù)碼混合屏。 1. 4 led 亮

17、度控制方法亮度控制方法 led 亮度控制有兩種方法。一種是改變流過 led 的電流，一般 led 管允許連續(xù)工 作電流在 20 毫安左右，除了紅色 led 有飽和現(xiàn)象外，其他 led 亮度基本上與流過的電 流成比例；另一種方法是利用人眼的視覺惰性，用脈寬調(diào)制方法來實現(xiàn)灰度控制，也就 是周期性改變光脈沖寬度（即占空比） ，只要這個重復(fù)點亮的周期足夠短（即刷新頻率足 夠高） ，人眼是感覺不到發(fā)光象素在抖動。由于脈寬調(diào)制更適合于數(shù)字控制，幾乎所有的 led 屏都是采用脈寬調(diào)制來控制灰度等級的。 1. 5 led 顯示屏組成顯示屏組成 led 顯示屏是一種發(fā)布信息的載體，這要求它能夠接收計算機(jī)發(fā)送過來

18、的顯示數(shù)據(jù)。 因此主要包括：顯示信息發(fā)送端即上位機(jī)、數(shù)據(jù)處理主控板模塊以及顯示驅(qū)動電路三部 分組成。上位機(jī)與主控板之間的數(shù)據(jù)通信可以是 rs-485 協(xié)議，也可采用 tcp/ip 協(xié)議來 進(jìn)行多個 led 屏之間的連網(wǎng)通訊。 隨著 led 制造工藝的改進(jìn)，led 使用壽命、亮度及灰度等級都在原來的基礎(chǔ)上有很 大的提高，特別是現(xiàn)代 pc 技術(shù)，網(wǎng)絡(luò)技術(shù)、ic 技術(shù)的發(fā)展，使 led 點陣大屏幕的控制 變得越來越方便，尤其是近幾年的多媒體技術(shù)發(fā)展并在這方面的研究和應(yīng)用，使 led 點 陣屏的畫面變得越來越生動、形象，這促使了 led 屏在我們生活中的不可或缺的信息交 流工具。 本系統(tǒng)設(shè)計的是一種戶

19、內(nèi)型 led 點陣屏，采用了目前在控制方面的新技術(shù)、新手段。 實驗表明本系統(tǒng)，電路簡單，控制方便，屏幕顯示穩(wěn)定，效果佳，是現(xiàn)代 led 顯示屏的 一種很好的解決方案。 第第 2 2 章章 cyclonecyclone 颶風(fēng)颶風(fēng) fpgafpga 配置配置 颶風(fēng) fpga 使用 sram 來存放配置數(shù)據(jù)，而 sram 是不能掉電保存數(shù)據(jù)的，因此 fpga 在每次上電時必須將配置數(shù)據(jù)下載到 fpga 內(nèi)部。颶風(fēng) fpga 的配置有三種模式： 主動模式（as） 、被動模式（ps）和 jtag（joint test action group 聯(lián)合測試行動組）模 式，可以使用其中的任何一種來配置 cyc

20、lone 颶風(fēng) fpga。 表表 2.1 fpga 配置模式配置模式 配置方式描述 主動模式配置途徑：配置芯片 epcs1 或 epcs4 被動模式 配置途徑： 1、增強(qiáng)型配置芯片 epcs4 epcs8 和 epcs16 2、epc1 和 epc2 3、智能主機(jī)如微處理器 4、下載電纜 jtag 模式 通過 jtag 引腳配置： 1、下載電纜 2、智能主機(jī)如微處理器 3、jamtm 標(biāo)準(zhǔn)測試和編程語言（stapl） 你可以選擇一片颶風(fēng)芯片將其 mesl0 和 mesl1 引腳通過置 0 或 1 來區(qū)別是哪一種配置 模式，引腳具體連接情況如表 2.2 所示。 表表 2.2 配置模式管腳選擇配置

21、模式管腳選擇 mesl1mesl0配置模式 00as 01ps 00 或 1jtag 注意： 1. mesl 引腳不能懸空，讓它們接邏輯 0 或 1。這些引腳支持非 jtag 配置模式。 如果你的設(shè)計只適合 jtag 配置模式，那就將 mesl0 接到 vcc 上。 2. jtag 模式的優(yōu)先級比 as 和 ps 高，這說明在 jtag 模式中 mesl 的設(shè)置是無效 的。 在配置完成之后，颶風(fēng) fpga 會對寄存器和 i/o 引腳進(jìn)行初始化，然后進(jìn)入用戶模式， 同時用戶程序開始起作用。 颶風(fēng)fpga芯片是第一款支持配置數(shù)據(jù)壓縮的新型fpga芯片，這個特點允許我們對 配置數(shù)據(jù)進(jìn)行壓縮之后通過p

22、c機(jī)將位數(shù)據(jù)流下載到專用的配置芯片內(nèi)，如 epcs1或 epcs4。颶風(fēng)fpga芯片會自動的在配置過程中對位數(shù)據(jù)流進(jìn)行實時解壓縮，同時對芯片 編程。配置數(shù)據(jù)壓縮功能支持主動和被動配置模式，但它不支持jtag配置模式。數(shù)據(jù)壓 縮之后其文件大小是壓縮之前的35%到60%。 表 2.3 是未壓縮的颶風(fēng)系列 fpga 芯片原始配置文件大小，如果要配置多個 fpga 就 將其文件大小相加，其和的大小就為配置文件的大小。 表表 2.3 颶風(fēng)系列颶風(fēng)系列 fpga 配置數(shù)據(jù)配置數(shù)據(jù) 芯片位數(shù)據(jù)大小字節(jié)數(shù)據(jù)大小 ep1c3627，37678，422 ep1c4925，000115，625 ep1c61，167

23、，216145，902 ep1c122，326，528290，816 ep1c203，559，608444，951 下面分別對這三種配置模式作簡單介紹。 2.12.1 主動配置模式主動配置模式 串行配置芯片提供了一個串行接口來接收配置數(shù)據(jù)。在配置過程中，颶風(fēng) fpga 就 會通過串行接口讀配置芯片中的配置數(shù)據(jù)，如果是壓縮數(shù)據(jù)就對其進(jìn)行解壓縮，并對芯 片進(jìn)行配置。在這個過程中，fpga 控制配置接口的動作，因此稱此方式為主動配置模式。 與被動模式相比，配置芯片控制配置接口的動作。 主動配置模式（as）時序圖如圖 2.1 所示。 圖圖 2.1 主動配置模式時序圖主動配置模式時序圖 在系統(tǒng)上電的時候

24、，颶風(fēng)芯片和串行配置芯片都會進(jìn)入系統(tǒng)上電復(fù)位（por）階段， 一旦颶風(fēng)芯片進(jìn)入 por 狀態(tài)，它就會將 nstatus 設(shè)為低電平指示系統(tǒng)忙，使 conf_done 設(shè)為低電平指示芯片未配置。在 por 之后，典型時間是 100ms，颶風(fēng) fpga 就釋放 nstatus 低電平狀態(tài)而被外掛的 10k 電阻拉為高電平使 fpga 進(jìn)入配置模 式狀態(tài)。一旦 fpga por 成功，它就退出 por 狀態(tài)，所有的 i/o 引腳是處于三態(tài)。颶風(fēng) 芯片的 i/o 口在配置前及配置中都有一個弱的內(nèi)部上拉電阻。dclk 在 fpga 的整個配置 周期內(nèi)是始終產(chǎn)生的，并且這個時鐘為串行接口提供時鐘。颶風(fēng)芯片

25、使用內(nèi)部的晶振來 產(chǎn)生 dclk 的。 圖 2.2 給出了主動配置單個 fpga 芯片的電路連接圖。 圖圖2.2 主動配置主動配置fpga芯片芯片 1、主動配置多個 fpga 芯片 你可以使用單個串行配置芯片來配置多個 fpga 芯片，使用 nce 和芯片使能輸出腳 nceo 級連多片 fpga 芯片，而在這芯片鏈中第一片 fpga 芯片的 nce 腳必須接到地上， 而使它的 nceo 腳接到第二片的 nce 腳上，并且必須使最后一片芯片的 nceo 懸空。當(dāng) 第一片芯片接收了其所有的配置數(shù)據(jù)之后，它就會使 nceo 變?yōu)榈碗娖蕉瓜乱黄酒?處于接收配置數(shù)據(jù)狀態(tài)，這個芯片鏈中的所有 ncon

26、fig, nstatus, conf_done, dclk，data0 引腳都是連在一起的。第一片颶風(fēng) fpga 芯片配置成主控芯片，它控制 這個鏈中的所有其它 圖圖 2.3 用一個串行配置芯片配置多個用一個串行配置芯片配置多個 fpga 芯片（主動配置）芯片（主動配置） 芯片的配置，必須將主控芯片的 mesl 引腳連接為主動模式，而鏈中的其它芯片接成被 動模式。其總的電路連接圖如圖 2.3。 2、為多個 fpga 芯片配置同樣的數(shù)據(jù) 在一些特殊的應(yīng)用中要求使多個 fpga 芯片具有同樣的電路功能，那么勢必要使這些 fpga 配置同樣的數(shù)據(jù)。這就要在串行芯片中存放幾個區(qū)的同樣的配置數(shù)據(jù)，第一區(qū)

27、的數(shù) 據(jù)送給主控芯片，而接下來的同樣的配置數(shù)據(jù)就送給鏈中的其它被動配置模式芯片，配 置完成之后，那么有同樣配置數(shù)據(jù)的芯片就具有了同樣的電路功能。其電路圖與用一個 串行配置芯片配置多個 fpga 芯片（主動配置）一樣。 3、在系統(tǒng)配置 fpga 芯片 通過主動配置接口，你也可以在系統(tǒng)對配置芯片編程，在系統(tǒng)編程過程中，fpga 是 不會接收配置數(shù)據(jù)的，因為下載電纜使其 nce 引腳被置成高電平，而 nconfig 為低電 平使 fpga 處于復(fù)位狀態(tài)。在配置芯片編程完成之后，下載電纜會釋放 nce, nconfig 引腳，它們被各自的下拉和上拉電阻拉為低電平和高電平。電路連接圖 2.4 所示。 圖

28、圖 2.4 在系統(tǒng)配置串行芯片在系統(tǒng)配置串行芯片 2.22.2 被動串行配置被動串行配置 颶風(fēng) fpga 也支持被動配置模式。在被動配置模式中，一個額外的主機(jī)（配置芯片、 嵌入式微處理器 或 pc 主機(jī)）控制配置過程。配置數(shù)據(jù)是以同步的形式經(jīng) data0 和 dclk 引腳傳送到 fpga 內(nèi)部的。ps 配置波形時序圖如圖 2.5。 圖圖 2.5 被動配置時序圖被動配置時序圖 注意： 1） 在電源上電和配置過程中，cong_done 是為低電平的，在配置結(jié)束之后， conf_done 被置為高電平，它指示配置成功。如果芯片重配置，conf_done 在 nconfig 變?yōu)榈碗娖胶笞優(yōu)榈碗娖健?/p>

29、 2） 在配置過程中，用戶引腳都有一個微弱的上拉電阻并處于三態(tài)狀態(tài)的，在初始化 之后，用戶 i/o 腳按照用戶設(shè)計所分配的管腳功能工作。 3）在配置之前或配置過程中的前 136 個時鐘周期內(nèi)，nconfig 是為低電平的，而 init_done 是為高電平的。 4）在用戶模式，若使用被動配置模式，dclk 會被拉為高電平或低電平。 5）用戶模式時，data0 是不能被拉為高電平或低電平的。 正如主動配置模式一樣，被動配置模式有多種形式，如用 epc2、epc4、epc8 和 epc16 專用配置芯片來配置，而目前專用的被動配置芯片 epc 價格比較昂貴，產(chǎn)品成本 較高。同樣你也可以使用 pc

30、機(jī)的下載電纜來配置，但它只能在做實驗時采用，商業(yè)化的 產(chǎn)品是不可能采用 pc 機(jī)這種配置模式的。第三種方法是采用微處理器 mcu 來控制配置。 目前微處理器較便宜，并且技術(shù)比以往都有很大程度上的提高，特別是在 cpu 頻率、片 內(nèi) ram、片內(nèi) flash rom 等方面。我們在知道其配置時序后完全有可能模仿其時序來對 fpga 進(jìn)行配置，實際應(yīng)用中也有很多的先例。下面給出目前使用較多的使用微處理器來 配置 fpga 芯片的硬件電路連接圖如圖 2.6。 圖圖 2.6 被動配置電路圖被動配置電路圖 2.32.3 jtagjtag 配置模式配置模式 jtag 是為了測試芯片內(nèi)部電路而設(shè)計的，這種邊

31、界掃描測試（boundary-scan test bst）結(jié)構(gòu)提供了有效測試 pcb 的方法。當(dāng)設(shè)備正常工作時，bst 結(jié)構(gòu)可以在無須使用 物理探測就能測出引腳連接情況并獲得相關(guān)數(shù)據(jù)。你可以通過 jtag 電路將配置數(shù)據(jù)通過 移位的方式移入 fpga 內(nèi)部。quartus 軟件自動產(chǎn)生 .sof 文件，它可被用來作為 jtag 配置的數(shù)據(jù)文件。 颶風(fēng) fpga 是使用 tdi、tdo、tms 和 tck 四個引腳的，它不支持可選的 trst 引腳，而 tck、tdi 和 tms 都有一個弱的內(nèi)部上拉電阻，所有的用戶引腳在 jtag 配置 時是三態(tài)的。各引腳功能介紹如表 2.5 所示。 表表 2

32、.4 jtag 引腳功能說明引腳功能說明 引腳描述功能 tdi測試數(shù)據(jù)輸入 命令、測試和編程數(shù)據(jù)的串行數(shù)據(jù)輸入腳，數(shù) 據(jù)是在 tck 的上升沿移入 fpga tdo測試數(shù)據(jù)輸出 命令、測試和編程數(shù)據(jù)的串行輸出腳，數(shù)據(jù)在 tck 的下降沿移出 fpga，若數(shù)據(jù)沒有移出則 為三態(tài) tms測試模式選擇 輸入引腳，提供控制信號決定傳輸測試準(zhǔn)入端 口控制狀態(tài)機(jī)。狀態(tài)機(jī)的傳輸發(fā)生在 tck 的上 升沿，因此 tms 必須在 tck 上升沿之前設(shè)置 tck測試時鐘輸入 bst 電路時鐘輸入，某些動作發(fā)生在 tck 上升 沿，某些發(fā)生在 tck 的下降沿 jtag 模式配置單個 fpga 芯片的電路連接圖如圖

33、 2.7。 圖圖 2.7 jtag 模式配置單個颶風(fēng)模式配置單個颶風(fēng) fpga 這三種配置模式各有其優(yōu)缺點： jtag 模式主要在實驗中使用，它因不需要專門的配置芯片來中轉(zhuǎn)直接對目標(biāo)芯片 通過一根下載線（如 byteblasterii）來下載程序,這種模式特別方便、簡單。但它的缺點 就是不能掉電保存程序。因此限制了其商業(yè)化的目的。 主動和被動模式都使用外部存儲器來存放配置數(shù)據(jù)，達(dá)到掉電保存配置數(shù)據(jù)的目的。 在專用的配置芯片較貴時，普遍采用被動方式來配置，即采用微處理器和一片大容量的 rom 來代替專用芯片，但是必須自己編寫程序來模仿下載時序?qū)π酒M(jìn)行配置，比較 煩瑣。但就目前颶風(fēng)芯片的配置芯片

34、 epcs1 價格便宜，因此本系統(tǒng)采用 epcs1 的主動 配置模式。經(jīng)實驗表明，使用 epcs1 主動配置模式方便，電路板面積小，比較經(jīng)濟(jì)。 第第 3 3 章章 quartusquartus 4.04.0 軟件簡介軟件簡介 altera公司的quartus 4.0 編程軟件提供了很多的設(shè)計優(yōu)點和一個友好的可編程片上 系統(tǒng)設(shè)計，它支持的altera 公司的大部分cpld 及fpga芯片，包括最新的stratix, stratix gx, 和cyclone系列芯片，使用quartus 可以降低設(shè)計和校驗周期而提高設(shè)計效 率。它與max+plus 相比增加了許多的功能，含有許多更具特色和更強(qiáng)的實用

35、功能， 大致有以下幾點。 1、quartus與 matlab/simulink 和 altera 的 dsp builder，以及第三方的綜合器和 仿真器相結(jié)合，用于開發(fā) dsp 硬件系統(tǒng)。 dsp builder 就是 altera 公司推出的一個面向 dsp 開發(fā)的系統(tǒng)級工具。它是作為 matlab 的一個 simulink 工具箱（tool box）出現(xiàn)的。dsp builder 作為 simulink 中的一個工具箱， 使得用 fpga 設(shè)計 dsp 系統(tǒng)完全可以通過 simulink 的圖形化界面進(jìn)行，只要簡單地進(jìn)行 dsp builder 工具箱中的模塊調(diào)用即可。dsp build

36、er 中的 dsp 基本模塊是以算法級的描 述出現(xiàn)的，易于用戶從系統(tǒng)或者算法級進(jìn)行理解，甚至不需要十分了解 fpga 本身和硬 件描述語言。 dsp builder 是一種支持自頂向下設(shè)計流程的系統(tǒng)級工具。首先利用 matlab 強(qiáng)大 的系統(tǒng)設(shè)計、分析能力和 dsp builder 提供的模塊（或 ip 核）完成頂層系統(tǒng)設(shè)計及系統(tǒng)仿 真測試，然后通過 dsp builder 中的 signal compiler 將 simulink 模型文件自動轉(zhuǎn)換成 vhdl 的 rtl 表述和工具命令語言（tcl）腳本，再進(jìn)行 rtl 級的功能仿真，并通過 sopc 設(shè)計工具 quartus進(jìn)行綜合、適配

37、與時序仿真；最后形成對指定 fpga 進(jìn)行編程 配置的 pof 和 sof 文件，實現(xiàn)硬件 dsp 系統(tǒng)的仿真測試，其間可以將設(shè)定好的嵌入式 邏輯分析儀 signal tap與 dsp 硬件系統(tǒng)文件一同適配并下載到 fpga 芯片中去，然后 可在 matlab 的 simulink 窗口觀測到通過 jtag 口接收來自 signal tap測得的芯片中 dsp 硬件模塊的實時工作波形，從而實現(xiàn)硬件仿真和調(diào)試的目的。最后，如有必要，可 以將 dsp 硬件模塊通過 sopc 接口編輯成 nios 嵌入式系統(tǒng)處理器的用戶指令，這樣使微 處理器處理數(shù)據(jù)的速度得到提高。 2、quartus ii 與 s

38、opc builder 結(jié)合用于開發(fā) nios 嵌入式系統(tǒng)。 quartus ii軟件包含sopc builder功能。它有自動增加任務(wù)功能，參數(shù)化元件設(shè)計功能， ip 代碼連接功能，支持多嵌入式微處理器，sopc builder 使設(shè)計者可以把一個很好的設(shè) 計概念在幾分鐘之內(nèi)轉(zhuǎn)變成為一個可以運行的實際系統(tǒng)（from concept to system in minitues）。 altera的nios核是用戶可隨意配置和構(gòu)建的32位/16位總線（用戶可選的）指令集和數(shù) 據(jù)通道的嵌入式系統(tǒng)微處理器ip核，采用avalon總線結(jié)構(gòu)通信接口，帶有增強(qiáng)的內(nèi)存、調(diào) 試和軟件功能（c或匯偏程序程序優(yōu)化開

39、發(fā)功能） ；含有fs2開發(fā)的基于jtag的片內(nèi)設(shè)備 （oci）內(nèi)核（這為開發(fā)者提供了強(qiáng)大的軟硬件調(diào)試實時代碼，oci調(diào)試功能可根據(jù) fpga jtag端口上接受的指令，直接監(jiān)視和控制片內(nèi)處理器的工作情況） 。此外，基于 quartus平臺的用戶可編輯的nios核含有許多可配置的接口模塊核，包括：可配置高速 緩存（包括由片內(nèi)esb或外部sram或sdram，100m以上單周期訪問速度）模塊，可配 置rs-232通信口、sdram控制器、標(biāo)準(zhǔn)以太網(wǎng)協(xié)議接口、dma、定時器、協(xié)處理器等等。 在植入（配置）fpga前，用戶可根據(jù)設(shè)計要求，利用quartus和sopc builder，對nios 及其外

40、圍系統(tǒng)進(jìn)行構(gòu)建，使該嵌入式系統(tǒng)在硬件結(jié)構(gòu)、功能特點、資源占有等方面全面 滿足用戶系統(tǒng)設(shè)計的要求。nios核在同一fpga中被植入的數(shù)量沒有限制，只要fpga的 資源允許，此外nios可植入的altera fpga的系列幾乎沒有限制。 3、quartus ii含實時調(diào)試工具、嵌入式邏輯分析儀signal tap ii。 隨著邏輯設(shè)計復(fù)雜性的不斷增加，在計算機(jī)上以軟件方式的仿真測試變得更加耗費 時間，而不斷需要重復(fù)進(jìn)行的硬件系統(tǒng)的測試同樣變得更為困難。為了解決這些問題， 設(shè)計者可以將一種高效的硬件實時測試手段和傳統(tǒng)的系統(tǒng)測試方法相結(jié)合來完成，這就 是嵌入式邏輯分析儀 signal tap ii 的

41、使用。它可以隨設(shè)計文件一并下載于目標(biāo)芯片中，用 以捕捉目標(biāo)芯片內(nèi)設(shè)計者感興趣的信號節(jié)點處的信號，而又不影響原硬件系統(tǒng)的正常工 作。可以通過兩種方式來使用 signal tap。一種是直接使用 quartus4.0 中的 signal tap；另一種方式是通過 matlab 的 simulink 和 dsp builder 來使用 signal tap。dsp builder 中包含有 signal tap模塊，設(shè)計者可以使用此模塊設(shè)置用于信號探 察的事件觸發(fā)器，配置存儲器，并能顯示波形。這可以使用 node 模塊來選擇有待監(jiān)測的 信號。使用 signal tap后，當(dāng)觸發(fā)器運行后，通常要占用部

42、分內(nèi)部 ram，因為在實際 監(jiān)測中，將測得的樣本信號暫存于目標(biāo)器件中的嵌入式 ram（如 esb）中，然后通過器 件的 jtag 端口和 byte blaster下載線將采得的信息傳出，送于 pc 機(jī)進(jìn)行分析。pc 機(jī) 中送達(dá)的數(shù)據(jù)是以文本文件的方式存儲的，并可在 simulink 圖上顯示波形。 4、quartus ii 含有邏輯鎖定功能，即 logic lock 技術(shù)，使模塊化設(shè)計達(dá)到最優(yōu)化的設(shè) 計效果。 在設(shè)計中有時候會碰到這樣的情況，原來在硬件測試上十分成功的 fpga 設(shè)計模塊， 結(jié)果在源代碼并沒有任何改變的情況下，僅僅是增加了一點與原程序毫不相干的電路描 述，或甚至只改變了某個端口

43、信號的引腳鎖定位置，結(jié)果在綜合適配后，原設(shè)計的硬件 性能大為下降，如速度降低了，有時甚至無法正常工作。這表明，即使對原設(shè)計作很小 的改變，都會使適配器對原設(shè)計的布線（routing）和布局（placing）策略作大幅改變和調(diào) 整，而人很難直接介入布線/布局的優(yōu)化。對于由許多基本電路模塊構(gòu)建成的頂層系統(tǒng)的 fpga 開發(fā)，類似的問題將更加突出。例如，原來某一基本模塊的 fpga 硬件測試十分成 功，包括工作性能、速度以及資源利用率等，但當(dāng)將這些基本模塊連接到一個頂層設(shè)計 后，即使在同一 fpga 中進(jìn)行測試，也常發(fā)現(xiàn)各模塊以及總系統(tǒng)的性能有所下降，甚至 無法工作的情況。事實上，如果能在設(shè)計基本模

44、塊時，就固定其布線/布局的原方案，即 使在頂層文件的總體適配時，也不改變原來基本模塊的布線/布局及其原來的優(yōu)化方案， 就能很好地解決上述棘手的問題。對此，quartus提供了這一優(yōu)秀的設(shè)計技術(shù)，可以鎖 定設(shè)計好的布線/布局方案。這樣一來，對于一項較大設(shè)計中的某一底層模塊，不但在頂 層的軟件描述上是一個子模塊，而且在 fpga 芯片中總體適配中，此模塊在硬件更象是 一標(biāo)準(zhǔn)模塊，始終能保持自己原來的布線/布局方案，從而在任何大系統(tǒng)中都能保持原有 的電路性能，就像一個被調(diào)用的獨立的元件一樣，不會由于頂層系統(tǒng)布線/布局的改變而 改變基本模塊的布線/布局結(jié)構(gòu)了。有了邏輯鎖定技術(shù)，面對大系統(tǒng)的設(shè)計，工程師

45、們就 可以將構(gòu)成大系統(tǒng)的各模塊進(jìn)行分別設(shè)計，分別優(yōu)化它們的布線/布局，及適配約束，逐 個地使它們分別獲得最佳的工作性能，逐個優(yōu)化并鎖定它們的布線/布局方案，最后把它 們連在一起形成性能優(yōu)良的頂層系統(tǒng)。顯然，邏輯設(shè)計鎖定功能是我們的設(shè)計變得越來 越模塊化，系統(tǒng)功能更優(yōu)化，同時它為設(shè)計更大的系統(tǒng)提供了技術(shù)保障。 5、quartus ii 含有將 fpga 設(shè)計向 asic 設(shè)計無縫轉(zhuǎn)移的高效的 asic 設(shè)計技術(shù)，即 hard copy 技術(shù)。 hardcopy 就是利用原有的 fpga 開發(fā)工具，將成功實現(xiàn)于 fpga 器件上的系統(tǒng)通過 特定的技術(shù)直接向 asic 轉(zhuǎn)化。hardcopy 技術(shù)是

46、一種全新的 asic 設(shè)計解決方案，即將專 用的硅片設(shè)計和 fpga 至 hardcopy 自動遷移過程結(jié)合在一起的技術(shù)，即首先利用 quartus將系統(tǒng)模型成功實現(xiàn)于 hardcopy fpga 上，然后幫助設(shè)計者把可編程解決方案 無縫地遷移到低成本的 asic 上的實現(xiàn)方案。hardcopy 器件（如 hardcopy stratix 系列、 excalibur 系列 fpga）避免了 asic 的風(fēng)險，它采用 fpga 的專用遷移技術(shù)。其 hardcopy asic 是直接在 altera pld 體系之上構(gòu)建的，采用有效利用面積“邏輯單元?！?內(nèi)核。本質(zhì)上 hardcopy 器件是 f

47、pga 的精確復(fù)制，剔除了可編程性、專用配置和采用金 屬互連使用的走線，這樣器件的硅片面積就更小，成本就更低，而且還改善了時序特性。 6、quartus 的 rtl viewer(寄存器層查看器)提供了一個可以看到低層邏輯電路并對 其進(jìn)行分析和節(jié)點定位的功能，極大的方便了程序的調(diào)試。 隨著 fpga 設(shè)計規(guī)模的擴(kuò)大，其復(fù)雜程度也不斷得提高，我們很難在設(shè)計的早期發(fā) 現(xiàn)電路本身的問題，而我們又不能修改邏輯電路，這讓設(shè)計者始終處于被動狀態(tài)。 quartus 的 rtl viewer(寄存器層查看器)提供了一個功能強(qiáng)大的在調(diào)試、優(yōu)化或入口進(jìn) 程的約束時查看你的初始綜合結(jié)果，它是作為 quartus 的

48、一個子窗口形式存在的。 quartus 的 rtl viewer 允許你查看 quartus 集成綜合結(jié)果或是第三方網(wǎng)表文件在 quartus 中產(chǎn)生的圖形結(jié)果。在分析、解釋或是網(wǎng)表輸出之后，在綜合或適配優(yōu)化算法 發(fā)生之前， rtl viewer 用一個邏輯電路圖代替了設(shè)計的網(wǎng)表文件，這個邏輯電路圖不是 最終的設(shè)計結(jié)構(gòu)圖，因為系統(tǒng)還沒有優(yōu)化，但這是與你的原始設(shè)計最為接近的可能結(jié)果。 如果你是使用 quartus 的集成綜合工具，這個電路圖可以讓你知道 quartus 軟件是 如何解釋你的設(shè)計文件的。如果你使用的是第三方綜合工具，那 rtl viewer 讓你了解你 的綜合工具所輸出的網(wǎng)表文件所

49、對應(yīng)的電路圖。 你可以在仿真之前通過 rtl viewer 來虛擬的檢查你的設(shè)計，以便在設(shè)計早期階段發(fā) 現(xiàn)問題，節(jié)省寶貴的時間。如在校驗時發(fā)現(xiàn)有不明行為發(fā)生，你就可以通過 rtl viewer 來對初始網(wǎng)表綜合進(jìn)行跟蹤來確保所有的連接和邏輯是正確的。如果在 rtl viewer 階段 是正確的那么你就把重點放在這之后的步驟，如綜合或布局與布線時的優(yōu)化、因布局與 布線產(chǎn)生的時序問題、校驗流程的本身問題等等。 另外，可通過 rtl viewer 來對一些特殊信號進(jìn)行定位，這對你的調(diào)試是很有幫助的。 你也可以使用它的導(dǎo)航技術(shù)來對你感興趣的節(jié)點進(jìn)行跟蹤其源信號來確保連接是正確無 誤的。當(dāng)你在對 qua

50、rtus 設(shè)置來優(yōu)化設(shè)計時，你也可對 vqm 或 edif 網(wǎng)表中感興趣的 節(jié)點進(jìn)行定位，如在兩個寄存器進(jìn)行多周期時鐘分配時，在第三方工具的綜合過程中， 有時候很難決定分配寄存器的名字。在 rtl viewer 中使用導(dǎo)航技術(shù)來對目標(biāo)節(jié)點進(jìn)行定 位。你可從一個 i/o 端口開始，在設(shè)計中的不同層次向前或向后對感興趣的節(jié)點進(jìn)行跟蹤， 或者你可以通過檢查 rtl viewer 邏輯電路圖對寄存器進(jìn)行簡單的定位。雖然在元件層進(jìn) 行導(dǎo)航是一件很麻煩的事情，但這樣做還是比在 vqm 或 edif 網(wǎng)表文件中找出有些連 接來的簡單。 在此次畢業(yè)設(shè)計中，通過對 quartus 的實際應(yīng)用中雖然未使用到上述功

51、能，但我仍 然感到其界面做的比 max+plus 更適合我們的使用習(xí)慣，并且 quartus 在編譯時給 出了很多的統(tǒng)計數(shù)據(jù)，如 les 使用比例，plls 使用比例，ram 使用量,i/o 口使用量， 時鐘信號的建立保持時間和電路最高時鐘等等，并可在編譯時檢查毛刺情況，這些都為 我們的設(shè)計提供了極大參考價值，保證了系統(tǒng)的正常工作。 第第 4 4 章章 系統(tǒng)硬件電路設(shè)計系統(tǒng)硬件電路設(shè)計 隨著現(xiàn)代電子技術(shù)和 ic 技術(shù)的發(fā)展，特別是現(xiàn)代大規(guī)模集成電路的發(fā)展以及微處 理器功能不斷增強(qiáng)，在 led 顯示屏的控制方面變得越來越容易，電路由原來的中小規(guī)模 集成電路及各種散件做成的控制和驅(qū)動電路轉(zhuǎn)變?yōu)楝F(xiàn)在

52、的 mcu、cpld/fpga 及專用顯 示驅(qū)動芯片的控制電路。以前 led 顯示屏電路復(fù)雜，穩(wěn)定性差，屏幕面積相對來說較小， 應(yīng)用面窄，而現(xiàn)在各個方面都得到了極大的提高，而且越來越深入到人們的生活當(dāng)中。 本系統(tǒng)就是在這樣的一個大環(huán)境下，順應(yīng)時代潮流，采用了現(xiàn)代各種新技術(shù)，新手段來 實現(xiàn)一 192x128 的顯示屏。 考慮到我們設(shè)計的是一種戶內(nèi)型的顯示屏，那它是作為傳送固定信息的人與人之間 的交流媒介，顯示數(shù)據(jù)是一種自動播放形式，這就決定了該大屏幕是處于一種被動、循 環(huán)往復(fù)的顯示方式模式，因此采用異步傳輸能減少系統(tǒng)不斷查詢串口接受標(biāo)志位的系統(tǒng) 消耗。 本系統(tǒng)主要由上位機(jī)的字模產(chǎn)生及發(fā)送部分（由

53、 pc 機(jī)通過串口來發(fā)送顯示字模數(shù) 據(jù)） ，主控板部分、顯示驅(qū)動電路三部分組成。系統(tǒng)上位機(jī)由一臺 pc 機(jī)來控制，它主要 是發(fā)送字模數(shù)據(jù)到主控板的存儲器中，而主控板對這些字摸數(shù)據(jù)進(jìn)行處理，之后再將字 模數(shù)據(jù)發(fā)送到大屏幕顯示驅(qū)動電路中，隨后在大屏幕上顯示數(shù)據(jù)。系統(tǒng)總框圖如圖 4.1。 圖圖 4.1 系統(tǒng)框圖系統(tǒng)框圖 4.14.1 系統(tǒng)上位機(jī)系統(tǒng)上位機(jī) 字模發(fā)送是由一個 vb 做成的字模發(fā)送軟件，基本界面如下圖 4.2。經(jīng)本實驗的綜合 調(diào)試，該軟件操作方便、簡單。 此軟件由六個區(qū)組成。串口通道及波特率設(shè)置窗口，發(fā)送字模數(shù)據(jù)瀏覽窗口，屏幕 點陣大小設(shè)置窗口，數(shù)據(jù)保存和退出窗口，系統(tǒng)時間、日期顯示窗口

54、、顯示屏數(shù)據(jù)編輯 窗口。此軟件界面友好，容易操作。如本系統(tǒng)是 192x128 的屏幕，用串口 2 以 9600bps 上位機(jī) 由 pc 機(jī) 來代替 rs-485 轉(zhuǎn)換 接口 rs-485 轉(zhuǎn)換 接口 主控板 （由 mcu、fpg a 組成） led 電子屏 雙絞線 的波特率發(fā)送字模數(shù)據(jù)，那么只要在界面上的屏幕點陣大小和串口、波特率設(shè)置窗口中 設(shè)置這些值即可。 發(fā)送設(shè)置是發(fā)送哪幾屏的數(shù)據(jù)。本軟件是專為本系統(tǒng)設(shè)計的共有 8 個大屏幕的數(shù)據(jù) 編輯和發(fā)送能力。當(dāng)屏幕點陣大小、串口和波特率設(shè)置好之后，再對此 8 個屏幕的顯示 數(shù)據(jù)進(jìn)行編輯，你可在瀏覽窗口內(nèi)觀看顯示效果。數(shù)據(jù)的編輯可以在瀏覽窗口直接編輯，

55、 也可通過調(diào)用其他的文本文件來進(jìn)行編輯。在這些工作完成之后，先按準(zhǔn)備發(fā)送讓系統(tǒng) 對要發(fā)送的所有數(shù)據(jù)進(jìn)行后臺處理，之后再點擊發(fā)送，此時，數(shù)據(jù)將一屏接一屏發(fā)送， 全部發(fā)送完之后會有一個 ok 窗口表示發(fā)送成功。 圖圖 4.2 字模發(fā)送軟件界面字模發(fā)送軟件界面 編輯且設(shè)置好的點陣數(shù)據(jù)將從指定串口按指定波特率按以下格式發(fā)出。 第 1 個字節(jié):發(fā)送地址高 8 位，第 2 字節(jié):發(fā)送地址低 8 位，從第 3 字節(jié)開始是本屏的 點陣數(shù)據(jù), 按圖像點陣從左到右,自上而下掃描，每 8 位組成 1 個字節(jié),每個字節(jié)先從 d0(最低位)裝配,每行圖像的點數(shù)是 8 的倍數(shù)。一行掃完后緊接下一行,直到本屏數(shù)據(jù)發(fā)送 完。

56、 字模由 pc 機(jī)是通過串口 2 按 rs-485 協(xié)議傳輸?shù)街骺匕迳系模驗榘?rs-485 協(xié)議做 成的串口傳輸?shù)氖且环N差動信號，其最大傳輸距離為 1200 米(100kb/s)，這正好符合本系 統(tǒng)主控制室離顯示屏幕一般較遠(yuǎn)的情況，保證了傳輸數(shù)據(jù)的正確性，提高數(shù)據(jù)傳輸?shù)目?靠性。 4.2 主控板主控板 主控板由一片凌陽 16 位單片機(jī) spce061a 和一片 altera 公司的新推出的 fpga cyclone ep1c6 颶風(fēng)芯片組成。 4.2.14.2.1 spce061aspce061a 1616 位凌陽單片機(jī)概述位凌陽單片機(jī)概述 spce061a 是繼nsp 系列產(chǎn)品 spce

57、500a 等之后凌陽科技推出的又一個 16 位結(jié)構(gòu) 的微控制器。目前有兩種封裝形式：84 引腳的 plcc84 封裝和 80 引腳的 lqfp80 貼片封 裝。特別適合于數(shù)字聲音和語音處理識別領(lǐng)域。 spce061a 單片機(jī)內(nèi)部結(jié)構(gòu)圖如圖 4.3 所示。 圖圖 4.3 spce061 內(nèi)核結(jié)構(gòu)圖內(nèi)核結(jié)構(gòu)圖 主要性能如下： 16 位nsp 微處理器 工作電壓：vdd 為 2.43.6v(cpu), vddh 為 2.45.5v(i/o) cpu 時鐘：32768hz49.152mhz 人為可調(diào) 內(nèi)置 2k 字 sram、內(nèi)置 32k flash 可編程音頻處理 32 位通用可編程輸入/輸出端口

58、32768hz 實時時鐘，鎖相環(huán) pll 振蕩器提供系統(tǒng)時鐘信號 2 個 16 位可編程定時器/計數(shù)器(可自動預(yù)置初始計數(shù)值) 2 個 10 位 dac(數(shù)-模轉(zhuǎn)換)輸出通道 7 通道 10 位電壓模-數(shù)轉(zhuǎn)換器(adc)和單通道語音模-數(shù)轉(zhuǎn)換器 聲音模-數(shù)轉(zhuǎn)換器輸入通道內(nèi)置麥克風(fēng)放大器自動增益控制(agc)功能 鎖相環(huán) cpu 時鐘 振蕩器 實時時鐘 雙16位定時器/計數(shù)器 時基發(fā)生器 中斷控制 串行設(shè)備接口 通用異步串行接口 32位通用輸入/輸出口 iob10（tx） iob7（rx） iob0（sck） iob1（sdk） iob15iob0 ioa15ioa0 七通道10位adc 單通道

59、adc+agc mic_in 雙通道10位dac輸出 低電壓監(jiān)測/低電壓復(fù)位 看門狗監(jiān)視器 16位nsp 32k x 16 flash rom 微控制器 ice 2k x 16 ram ive_in ive_sck ive_sdk vcoin xi/r xo aud1 aud2 系統(tǒng)處于備用狀態(tài)下(時鐘處于停止?fàn)顟B(tài))耗電小于 2a3.6v 14 個中斷源，兩個優(yōu)先級：定時器 a / b，2 個外部時鐘源輸入，時基，鍵喚醒， 通用異步串口通信及軟中斷等 具備觸鍵喚醒的功能 使用凌陽音頻編碼 sacm_s240 方式(2.4k 位/秒)，能容納 210 秒的語音數(shù)據(jù) 具備異步、同步串行設(shè)備接口 具

60、有低電壓復(fù)位(lvr)功能和低電壓監(jiān)測(lvd)功能 內(nèi)置在線仿真電路接口 ice（in- circuit emulator） 具有保密能力 具有 watchdog 功能 支持 c 語言和匯編混合編程 有專用的數(shù)字信號處理的函數(shù)，是一款低價位的數(shù)字信號處理 mcu 內(nèi)建音頻編碼和解碼算法函數(shù)，具體函數(shù)如表 4.1。 表表 4.1 語音編碼壓縮對照表語音編碼壓縮對照表 模塊名稱語音壓縮編碼率類型數(shù)據(jù)采樣率 /khz 壓縮比 sacm_a200016kb/s ,20kb/s , 24kb/s168:1, 8:1.5,8:1.25 sacm_s480/s7204.8kb/s 7.2kb/s2480: