數(shù)字設(shè)計(jì)課件 第七章 時(shí)序邏輯設(shè)計(jì)原理

1、ddpp Chapter 7 sequential logic design principles state, state variable latches, flip-flops analysis synthesis sequential circuit Combinational Logic Storage Elements InputsOutputs State Next State the outputs depend not only on its current inputs, but also on the past sequence of time, possibly arb

2、itrarily far back in time. Some important concepts state and state variable state : collection of state variable, contain all the information about the past necessary to account for the circuits future behavior. state variable: the symbol representation of state. finite-state machine the states of a

3、 sequential circuit is always finite. n state variables 2n possible states Some important concepts clock a clock signal is a signal used to coordinate the actions of two or more sequential units. clocked synchronous state machine all memory of the sequential circuit changes only on a clock edge or s

4、ignal level. coordinate by signal level H L coordinate by signal rising edge or falling edge 7.1 Bistable Element Output variable：Q，Q_L，且Q_L=Q Two stable state: Q=0、Q_L=1 Q=1、Q_L=0 feedback 1 2 Q is the state variable analysis with transfer characteristic VOUT=T(VIN) VO1=VI2 VI1=VO2 stable metasta b

5、le stable INV1 INV2 VINVOUT 7.2 Latches and Flip_Flops basic building block be classified as S-R、D、T、J-K types definition: latch：watches the circuits inputs continuously and can changes the outputs at any time. flip-flops：samples the circuits inputs and changes the output only when a clocking signal

6、 is changing. 1、SR Latches S-R latch built with NOR gates Q=QN=Q_L hold reset set forbidden 1 2 the stored bit is present on the output Q. SRQQ_L 00Last QlastQ_L 0101 1010 1100 S and R : active high signal Function table 進(jìn)入亞進(jìn)入亞 穩(wěn)態(tài)穩(wěn)態(tài) (2) symbol and characteristic equation S R Q Q QSRQ* 0000 0010 0101

7、 011d 1001 1010 1101 111d S=R=1, restricted combination characteristic equation for S-R latch: Q*=S+RQ （SR=0） current state next state (3) minimum pulse width the time of active level of S or R must be keeping longer than minimum pulse width, or else the latch may be go into metastable. propagation

8、delay is exist when a transition on S or R input produce a transition on an output signal. S 2、S-R latch built with NAND gates S_LR_LQQ_L 0011 0110 1001 11 Last Q lastQ _L S_L 、R_L: active low signals S_L R_LQ_L QS R Q Q hold reset set forbidden 3、S-R latch with enable S C RQ Q metastable still exis

9、t forbidden 4、D latch 保持保持 R S characteristic equation Q*=D （C=1） transfer data transparently D C Q Q when C=0，the data is latched on Q . timing diagram data transfered data latched if D changes during the thold and tsetup, the output may become metastable. 5、Edge-Triggered D Flip-Flops Edge-Trigger

10、ed ：output of flip-flop changes on the clock signals rising edge or falling edge. positive edge （rising edge） negative edge （falling edge） CLOCK positive-edge-triggered D flip-flop master-slave structure a) CLK=0，QM=D，US hold last Q； b) At the clocks rising edge, US enable， UM hold last QM，Q=QM； c)

11、CLK=1， UM hold last QM，so Q hold last Q。 UM US Only at the rising edge of clock signal, D input could be transferred to Q output. Dynamic-input indicator, meaning edge-triggered. Others D CLK Q Q CLR PR PR_L: preset CLR: clear Negative-edge- triggered D flip- flop edge-triggered D flip-flop with asy

12、nchronous inputs Asynchronous inputs: force the output to go into a certain state with ignoring the triggering edge of clock. 6、edge-triggered D flop-flop with enable characteristic equation ： Q*=END+ENQ D EN CLKQQ_L 0101 1110 0last Q last Q_L 0last Q last Q_L 1last Q last Q_L frequency divider with

13、 D f-fs input (frequency, fin) output (frequency, fout) divide-by-2 divider DQ QCLK 2 in out f f 7、scan flip-flop TE=1，test operation mode，f-fs take TI data. TE=0，normal D f-f-s，take D data. D CLK Q Q TI TE Normal input Test enable Test input 8、master/slave S-R觸發(fā)器 Q*=S+RQ （SR=0） C=1, master latch fo

14、llows the S-R input; C goes to 0, Q output the final latched value of master latch. It is not edge-triggered f-fs, but pulse- triggered. S C R Q Q S C R Q QS R C Q Q_L QM QM_L MasterSlave S C R Q Q C S R QM QM_L Q Q_L Timing diagram of S-R f-fs 9. master/slave J-K flip-flop stucture J K C Q Q_L feed

15、back S C R Q QS C R Q Q QM QM_L SM RM C=1，master latch follow the input; C goes to 0, Q output (slave latch) the final latch value. MasterSlave JK flip-flop timing diagram S C R Q Q S C R Q Q QM QM_L SM RM J K C Q Q_L features JKCQQ_L 0 last Qlast Q_L 00 last Qlast Q_L 0101 1010 11 last Q_Llast Q re

16、set set toggle hold Pulse-triggered f-f-s J C K Q Q Characteristic equations ： Q*=JQ+KQ Eliminate the possible metastable which exist in the S-R f-fs (restricted input, S=R=1). But, 1s catching and 0s catching are exist. hold 1s catching C=1，當(dāng)上次Q=0，當(dāng)前JK=0時(shí)，若J有 1的出現(xiàn)，觸發(fā)器會(huì)捕捉到這一變化，置 Q=1。以后，J有1到0的變化，電路不會(huì)

17、響 應(yīng)。 0s catching 當(dāng)上次Q=1，當(dāng)前JK=0時(shí)，若K有1的出 現(xiàn)，觸發(fā)器會(huì)捕捉到這一變化，置Q=0。以 后，K有1到0的變化，電路不會(huì)響應(yīng)。 10、Edge-triggered J-K Flip-Flop sample the inputs and change the output state at the edge of clock。 characteristic equations： Q*=JQ+KQ eliminate the “1s catching” and “0s catching”. J CLK K Q Q J CLK K Q Q 11、T Flip-Flop

18、T: toggle functional table CLKTQQ* 101 110 0 保持保持 symbol T Q QCLK characteristic equation： Q*=TQ+TQ Implementation Contribute by D or J-K f-fs. J CLK K Q Q CLK Q_L Q T Q_L CLK QD CLK Q Q T T Flip-Flop with enable EN=1，normal T flip-flop; EN=0，hold the last value EN Q Q T CLK summary : latches and fl

19、ip-flops label by structure： latches：S-R、D latches flip-flops：S-R、D、J-K、T flip-flops label by triggering form：pulse-triggered、 edge-triggered one latch or flip-flop is a storage elements, which can store one bit (0 or 1). it also act as a state variable, and more storage elements can be combined to

20、store more bits which used to memory states in sequential circuit. summary : characteristic equation S-R latch D latch D flip-flop D flip-flop with enable M/S S-R flip-flop M/S J-K flip-flop edge-triggered J-K flip- flop T flip-flop Q*=S+RQ （SR=0） Q*=D Q*=D Q*=END+ENQ Q*=S+RQ （SR=0） Q*=JQ+KQ Q*=JQ+K

21、Q Q*=TQ+TQ 7.3 clocked synchronous state- machine analysis emphases： Basic structureMealy machine and Moore machine. understand action of each module and their equations, tables. analysis with D f-fs 1、stucture （1）Mealy machine Next- state logic F state memory clock Output logic G inputs excitation

22、Current state outputs Clock signal construct by analog circuit, the output signal is the excitation input of storage element. next state= F(current state,input) construct by flip- flops, can store 2n state at most construct by analog circuit, output= G(current state, input) 返回 （2）Moore machine Next-

23、 state logic F state memory clock Output logic G PS: output=G (current state) inputs Clock signal excitation Current state outputs 2.analysis example state variable： Q0、Q1 excitation： D0、D1 output： MAX D0=F（EN，Q1，Q0） =(ENQ0)+(ENQ0) =ENQ0+ENQO D1=F（EN，Q1，Q0） =ENQ1+ENQ1Q0 +ENQ1Q0 excitation equation C

24、haracteristic equation of D f-fs： Q*=D Transition equation： Q1*=D1 = ENQ1+ENQ1Q0+ENQ1Q0 Q0*=D0 = ENQ0+ENQO transition equation Transition table and state table Q1Q0 EN 01 000001 010110 101011 111100 Q1*Q0* Transition equation ： Q1*= ENQ1+ENQ1Q0+ENQ1Q0 Q0*= ENQ0+ENQO Current state S EN 01 AAB BBC CCD

25、 DDA S* Transition table State table Assign state name to each state: Q1Q0 S 00 A 01 B 10 C 11 D Current state input Next state MAX=ENQ1Q0 Output equation EN MAX Q1Q0 EN 01 0000，001，0 0101，010，0 1010，011，0 1111，000，1 Q1*Q0*，MAX SEN 01 AA，0B，0 BB，0C，0 CC，0D，0 DD，0A，1 S*，MAX Transition/output tablesta

26、te/output table Transition/output table, state/output table A DC B S EN 01 AA，0B，0 BB，0C，0 CC，0D，0 DD，0A，1 S*，MAX EN=0 MAX=0 EN=1 MAX=0 EN=0 MAX=0 EN=1 MAX=0 EN=0 MAX=0 EN=1 MAX=0 EN=0 MAX=0 EN=1 MAX=1 Show the transition direction of current state State diagram Q1Q0 State variable combination can b

27、e write in the circle directly. 00 1110 01 EN=0 MAX=0 EN=1 MAX=0 EN=0 MAX=0 EN=1 MAX=0 EN=0 MAX=0 EN=1 MAX=0 EN=0 MAX=0 EN=1 MAX=1 注意：有限狀態(tài)機(jī)的時(shí)序分析必須以時(shí)鐘周期為單注意：有限狀態(tài)機(jī)的時(shí)序分析必須以時(shí)鐘周期為單 位依序進(jìn)行。位依序進(jìn)行。 Timing diagram Analysis of Moore maching excitation equation and transition equation are changeless MAXS=Q1Q0 Q

28、1Q0 ENMAXS 01 0000010 0101100 1010110 1111001 Q1*Q0* （次態(tài)）（次態(tài)） S ENMAXS 01 AAB0 BBC0 CCD0 DDA1 S* transition table independent of input values state table A MAXS=0 D MAXS=1 C MAXS=0 B MAXS=0 EN=0 EN=1 EN=0 EN=1 EN=0 EN=1 EN=0 EN=1 show output value inside the circle state diagram 例1、2的時(shí)序?qū)Ρ确治?state tr

29、ansition feature transition expression on arcs leaving a particular state must be mutually exclusive and all inclusive. No two transition expressions can equal 1 for the same input combination; For every possible input combination, some transition expression must equal 1. S1 I1 Si S1 Sn Ii In transi

30、tion expression 3、analysis with J-K flip-flops (1) excitation equation： J0=K0=1 J1=K1=X Q0 (2) transition equation: Q0*=J0Q0+K0Q0=Q0 Q1*=J1Q1+K1Q1 =X Q0 Q1 CP 1 X J0 K0 J1 K1 Q0 Q1 Z J CLK K Q Q J CLK K Q Q (3) output equation：Z=Q0Q1 XZ Q1Q001 0001110 0110000 1011010 1100101 Q1*Q0* (4) transition/ou

31、tput table and state/output table XZ S01 ABD0 BCA0 CDB0 DAC1 S* assign state name： Q1Q0 S 00 A 01 B 10 C 11 D A Z=0 D Z=1 C Z=0 B Z=0 X=1 X=0 X X X X X X state diagram CP timing diagram X Q1 Q0 Z Exp3：analyze the following circuit T Q Q CLK X CLK Z (1) excitation equation： T1=X T2=XQ1 T1T2 Q1 Q2 (2)

32、 transition equation： Q1*=T1Q1+T1Q1= XQ1+XQ1 Q2*= T2Q2+T2Q2= XQ1Q1+（XQ1）Q1 (3) output equation： Z=XQ1Q2 T Q Q CLK 7.4 同步時(shí)序狀態(tài)機(jī)的設(shè)計(jì) 提取輸入提取輸入/輸出變量、狀態(tài)，構(gòu)造狀態(tài)輸出變量、狀態(tài)，構(gòu)造狀態(tài)/輸出表輸出表 最小化狀態(tài)的個(gè)數(shù)（可選）最小化狀態(tài)的個(gè)數(shù)（可選） 狀態(tài)賦值狀態(tài)賦值 建立轉(zhuǎn)移建立轉(zhuǎn)移/輸出表輸出表 選擇一種觸發(fā)器選擇一種觸發(fā)器 構(gòu)造激勵(lì)表構(gòu)造激勵(lì)表 由激勵(lì)表導(dǎo)出激勵(lì)方程由激勵(lì)表導(dǎo)出激勵(lì)方程 由轉(zhuǎn)移由轉(zhuǎn)移/輸出表推導(dǎo)出輸出方程輸出表推導(dǎo)出輸出方程 畫(huà)出邏輯電

33、路圖畫(huà)出邏輯電路圖 Exp1: sequence-detector design Design a “110” sequence-detector. when serial input binary number include continuous “110” sequence, the circuit output 1. synthsis by D flip-flops. that is input P： output C： solution 1：Moore machine （1）input and output variable input：P（每次給電路送一個(gè)二進(jìn)制數(shù)碼） output

34、：C（表明檢測(cè)的結(jié)果，1位） state： 0 1 1 0 0 1 0 1 1 1 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 first input Exp1: sequence-detector design 定義狀態(tài)： S0收到的是0 S1收到的是1 S2收到連續(xù)的11 S3收到連續(xù)的110 0 1 1 0 0 1 0 1 1 1 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 P： C： 目標(biāo)：檢測(cè)目標(biāo)：檢測(cè)110 S P C 01 S0S0S10 S1S0S20 S2S3S20 S3S0S11 S* state/output table （2）最小

35、化狀態(tài)的個(gè)數(shù) （3）狀態(tài)的分配（狀態(tài)的賦值） n個(gè)狀態(tài)變量 2n個(gè)狀態(tài)。 S個(gè)狀態(tài)需（？）個(gè)狀態(tài)變量（觸發(fā)器）來(lái)表 達(dá) 需要觸發(fā)器：m=2，令為Q0、Q1 分配狀態(tài)變量組合給已命名的狀態(tài)： S：S0 S1 S2 S3 Q1Q0：00 01 10 11 2 logmS （4）建立轉(zhuǎn)移/輸出 表 用已賦值的狀態(tài)變量 代替狀態(tài)/輸出表中 的狀態(tài)名 Q1Q 0 P C 01 0000010 0100100 1011100 1100011 Q1*Q0* S0 S1 S2 S3 （5）選擇觸發(fā)器并構(gòu)建激勵(lì)表（用于 建立次態(tài)邏輯電路） 此處選擇D觸發(fā)器 Q1Q0 P C 01 0000010 0100100

36、 1011100 1100011 D1D0 QQ* D 000 011 100 111 QDQ* 000 011 100 111 功能表功能表 應(yīng)用表應(yīng)用表 激勵(lì)表激勵(lì)表 應(yīng)用方程：應(yīng)用方程： D=Q* 代入轉(zhuǎn)移代入轉(zhuǎn)移/輸出表輸出表 （6）導(dǎo)出激勵(lì)方程：由激勵(lì)表，以Di的值作為 輸出，Q1、Q0、P的值作為輸入，建立卡諾 圖，推導(dǎo)激勵(lì)方程。 1010 1000 P Q1Q0 Q1 Q0 D1 0101 1000 P Q1Q0 Q1 Q0 D0 D1=Q1Q0+Q1Q0P D0=Q1Q0P+Q1Q0P+Q1Q0P （7）導(dǎo)出輸出方程 從轉(zhuǎn)移/輸出表得 C=Q1Q0 Q1Q0 P C 01 00

37、00010 0100100 1011100 1100011 Q1*Q0* 思考：若狀態(tài)賦值時(shí)，采用思考：若狀態(tài)賦值時(shí)，采用gray碼順序給各狀態(tài)賦值，碼順序給各狀態(tài)賦值， 則電路是怎樣的？則電路是怎樣的？ 解（二）：建立Mealy型 的同步時(shí)序狀態(tài)機(jī) （1）定義狀態(tài) S0收到的是0，C=0 S1收到的是1，C=0 S2收到連續(xù)的11 ， C=0 S3收到連續(xù)的110， C=1 （2）建立狀態(tài)/輸出表 S P 01 S0S0，0S1，0 S1S0，0S2，0 S2S3，1S2，0 S3S0，0S1，0 S*，C （3）最小化狀態(tài)個(gè) 數(shù) S0和S3是等價(jià)狀態(tài)， 消去S3，得簡(jiǎn)化的 狀態(tài)/輸出表 S

38、 P 01 S0S0，0S1，0 S1S0，0S2，0 S2S3，1S2，0 S3S0，0S1，0 S*，C S0 （4）狀態(tài)的賦值 所需觸發(fā)器個(gè)數(shù)： 命名Q1、Q0 Q1Q0=00，01，10，11 S=S0，S1，S2 任選其中3個(gè)分配給已知狀態(tài)。 如， S0 00，S1 01，S2 11 Q1Q0=10，是未用狀態(tài) 2 log 32m Q1Q0 P 01 0000，001，0 0100，011，0 1100，111，0 10 ？ Q1*Q0*，C 建立轉(zhuǎn)移建立轉(zhuǎn)移/輸出表輸出表 對(duì)未用狀態(tài)的處理 Q1Q0 P 01 0000，001，0 0100，011，0 1100，111，0 100

39、0，000，0 Q1*Q0*，C Q1Q0 P 01 0000，001，0 0100，011，0 1100，111，0 10dd，ddd，d Q1*Q0*，C 最小風(fēng)險(xiǎn)法最小風(fēng)險(xiǎn)法 最小成本法最小成本法 （5）選觸發(fā)器并導(dǎo)出激勵(lì)表 按最小成本法處理，觸發(fā)器選用J-K觸發(fā)器， QQ*J K 000 d 011 d 10d 1 11d 0 J-K觸發(fā)器的應(yīng)觸發(fā)器的應(yīng) 用表用表 Q1Q0 P 01 000d,0d,00d,1d,0 010d,d1,01d,d0,0 11d1,d1,1d0,d0,0 10dd,dd,ddd,dd,d J1K1,J0K0,C 激勵(lì)表激勵(lì)表 （6）導(dǎo)出激勵(lì)方程 J1=PQ

40、0 K1=P J0=P K0=P （7）導(dǎo)出輸出方程 C=Q1P 課堂練習(xí) 試寫(xiě)出如下電路的激勵(lì)方程和轉(zhuǎn)移方程。 U1A 74LS74D 1D 2 1Q 5 1Q 6 1CLR 1 1CLK 3 1PR 4 U2B 74LS74D 1D 2 1Q 5 1Q 6 1CLR 1 1CLK 3 1PR 4U3A 74LS08D U4B 74LS08D U5A 74LS32D U6B 74LS32D U7A 74LS386D U8B 74LS386D Q1 Q0 Y X D0 D1 CLK D1=X Q0 Q1 D0=XQ0+Q1 Q1*=D1 Q0*=D0 Y=X+Q1Q0 時(shí)鐘同步狀態(tài)機(jī)設(shè)計(jì)狀態(tài)表

41、設(shè)計(jì) 設(shè)計(jì)問(wèn)題： 設(shè)計(jì)一個(gè)具有2個(gè)輸入（A和B）1個(gè)輸出（Z）的時(shí)鐘同步 狀態(tài)機(jī)，Z為1的條件是： 在前2個(gè)脈沖觸發(fā)沿上，A的值相同；或者 從上一次第1個(gè)條件為真起，B的值一直為1。 否則，輸出為0。 （原文： Design a machine inputs A and B with output Z that is 1 if: A had the same value at the two previous ticks B has been 1 since the last time the above was true ） 1、確定電路可能有的狀態(tài) l 電路開(kāi)始工作，設(shè)置INIT狀態(tài)，Z=

42、0 l 狀態(tài)A0，A收到一個(gè)0，Z=0 l 狀態(tài)A1，A收到一個(gè)1，Z=0 l 狀態(tài)OK0，A收到連續(xù)的兩個(gè)0，Z=1 l 狀態(tài)OK1，A收到連續(xù)的兩個(gè)1，Z=1 l 狀態(tài)A001，A收到連續(xù)的兩個(gè)0后，收到1，同時(shí)B=1， Z=1 l 狀態(tài)A110，A收到連續(xù)的兩個(gè)1后，收到0，同時(shí)B=1， Z=1 l 狀態(tài)AE10，A已經(jīng)收到過(guò)連續(xù)的00或11，收到連續(xù)的10， 同時(shí)B=1，Z=1 l 狀態(tài)AE01，A已經(jīng)收到過(guò)連續(xù)的00或11，收到連續(xù)的01， 同時(shí)B=1，Z=1 電路開(kāi)始工作，設(shè)置INIT狀態(tài)， Z=0 l 狀態(tài)A0，A收到第一個(gè)0，Z=0 l 狀態(tài)A1，A收到第一個(gè)1，Z=0 l 狀

43、態(tài)OK0，A收到連續(xù)的兩個(gè)0， Z=1 l 狀態(tài)OK1，A收到連續(xù)的兩個(gè)1， Z=1 l 狀態(tài)A001，A收到連續(xù)的兩個(gè)0 后，收到1，同時(shí)B=1，Z=1 l 狀態(tài)A110，A收到連續(xù)的兩個(gè)1 后，收到0，同時(shí)B=1，Z=1 l 狀態(tài)AE10，A已經(jīng)收到過(guò)連續(xù) 的00或11，收到連續(xù)的10，同 時(shí)B=1，Z=1 l 狀態(tài)AE01，A已經(jīng)收到過(guò)連續(xù) 的00或11，收到連續(xù)的01，同 時(shí)B=1，Z=1 S A B Z 00011110 INITA0A0A1A10 A0OK0OK0A1A10 A1A0A0OK1OK10 OK0OK0OK0A001A11 OK1A0A110OK1OK11 A001A0

44、AE10OK1OK11 A110OK0OK0AE01A11 AE10OK0OK0AE01A11 AE01A0AE10OK1OK11 S* S A B Z 00011110 INITA0A0A1A10 A0OK0OK0A1A10 A1A0A0OK1OK10 OK0OK0OK0A001A11 OK1A0A110OK1OK11 A001A0AE10OK1OK11 A110OK0OK0AE01A11 AE10OK0OK0AE01A11 AE01A0AE10OK1OK11 S* 等價(jià)狀態(tài)，消去等價(jià)狀態(tài)，消去AE10 等價(jià)狀態(tài)，消去等價(jià)狀態(tài)，消去AE01 S A B Z 00011110 INITA0A0

45、A1A10 A0OK0OK0A1A10 A1A0A0OK1OK10 OK0OK0OK0A001A11 OK1A0A110OK1OK11 A001A0A110OK1OK11 A110OK0OK0A001A11 S* 等價(jià)狀態(tài)，消去等價(jià)狀態(tài)，消去A001 等價(jià)狀態(tài)，消去等價(jià)狀態(tài)，消去A110 S A B Z 00011110 INI T A0A0A1A10 A0OK 0 OK 0 A1A10 A1A0A0OK 1 OK 1 0 OK 0 OK 0 OK 0 OK 1 A11 OK 1 A0OK 0 OK 1 OK 1 1 S* 最小化狀態(tài)個(gè)數(shù)的狀態(tài)表最小化狀態(tài)個(gè)數(shù)的狀態(tài)表 狀態(tài)賦值：將一個(gè)特定的二

46、進(jìn)制組合賦給一個(gè)已定義的狀態(tài)。 需要的觸發(fā)器個(gè)數(shù)（狀態(tài)變量）： 得 m=3，可提供8個(gè)二進(jìn)制組合（狀態(tài)編碼） 從8種編碼中選擇5個(gè)，有 種方法， 將5個(gè)編碼賦給5個(gè)狀態(tài)有5！種方式，一共6720種。 依賴經(jīng)驗(yàn)和實(shí)踐指南完成狀態(tài)的賦值。 2 logmS ! ! ()! n mn m 建立轉(zhuǎn)移/輸出表、激勵(lì)表，選定D觸發(fā)器， 導(dǎo)出激勵(lì)方程、輸出方程 Q1Q2Q3 A B Z 00011110 0001001001011010 1001101101011010 1011001001111110 1101101101111011 1111001101111111 D1*D2*D3* Q1Q2Q3 A

47、B Z 00011110 0001001001011010 1001101101011010 1011001001111110 1101101101111011 1111001101111111 Q1*Q2*Q3* 建立轉(zhuǎn)移/輸出表、激勵(lì)表， 導(dǎo)出激勵(lì)方程、輸出方程 Q1Q2Q3 A B Z 00011110 0001001001011010 001 010 011 1001101101011010 1011001001111110 1101101101111011 1111001101111111 D1*D2*D3* 對(duì)未用狀態(tài)的處理對(duì)未用狀態(tài)的處理：（：（p.414） l最小風(fēng)險(xiǎn)法：給未用

48、狀態(tài)的次最小風(fēng)險(xiǎn)法：給未用狀態(tài)的次 態(tài)定義一個(gè)明確的已用狀態(tài)。態(tài)定義一個(gè)明確的已用狀態(tài)。 l最小成本法：假設(shè)電路正常工最小成本法：假設(shè)電路正常工 作，不會(huì)進(jìn)入未用狀態(tài)，忽略未作，不會(huì)進(jìn)入未用狀態(tài)，忽略未 用狀態(tài)的次態(tài)，視為用狀態(tài)的次態(tài)，視為“無(wú)關(guān)項(xiàng)無(wú)關(guān)項(xiàng)”。 ？ Q1Q2Q3 A B Z 00011110 0001001001011010 0010 0100 0110 1001101101011010 1011001001111110 1101101101111011 1111001101111111 D1*D2*D3* 0000 1111 00 01 11 10 D1 0000 0000 A

49、B Q2Q3 00 01 11 10 Q1=0 D1 1111 1111 000111 101111 1111 AB Q2Q3 00 01 11 10 Q1=1 最小風(fēng)險(xiǎn)最小風(fēng)險(xiǎn) D1=Q1+Q2Q3 Q1Q2Q3 A B Z 00011110 0001001001011010 001d 010d 011d 1001101101011010 1011001001111110 1101101101111011 1111001101111111 D1*D2*D3* dddd 1111 00 01 11 10 D1 dddd dddd AB Q2Q3 00 01 11 10 Q1=0 D1 1111

50、 1111 000111 101111 1111 AB Q2Q3 00 01 11 10 Q1=1 最小成本最小成本 D1=1 注： l 采用最小風(fēng)險(xiǎn)法，除了未用狀態(tài)的次態(tài)被賦予已定義的狀 態(tài)，對(duì)應(yīng)于未用狀態(tài)的輸出函數(shù)值也應(yīng)該置為0。 l 采用最小成本法，未用狀態(tài)的次態(tài)和輸出函數(shù)值都是無(wú)關(guān) 項(xiàng)。 l 上例的輸出函數(shù)： 最小風(fēng)險(xiǎn)法：Z=Q1Q2 最小成本法：Z=Q2 最小成本法的邏輯電路最小成本法的邏輯電路 最小風(fēng)險(xiǎn)法的邏輯電路最小風(fēng)險(xiǎn)法的邏輯電路 選用J-K觸發(fā)器進(jìn)行綜合（自學(xué)） 例2、1計(jì)數(shù)器 要求：設(shè)計(jì)一個(gè)有2個(gè)輸入（X和Y）以及1個(gè)輸出Z的同步時(shí) 序狀態(tài)機(jī)，復(fù)位后，當(dāng)X和Y輸入1的個(gè)數(shù)為

51、4的整數(shù)倍時(shí)， 輸出為1，否則輸出為0。 （design a clocked synchronous state-machine with two inputs X and Y, and one output Z, the output should be 1 if the number of 1 inputs on X and Y since reset is a multiple of 4, and 0 otherwise.） X01001110010 Y00110011001 Z11 定義狀態(tài)： 每個(gè)狀態(tài)要同時(shí)記錄X和Y輸入1的個(gè)數(shù)，定義： S0 復(fù)位后，X和Y輸入的1的個(gè)數(shù)是0 S1

52、復(fù)位后，X和Y輸入的1的個(gè)數(shù)是1 S2 復(fù)位后，X和Y輸入的1的個(gè)數(shù)是2 S3 復(fù)位后，X和Y輸入的1的個(gè)數(shù)是3 S4 復(fù)位后，X和Y輸入的1的個(gè)數(shù)是4 只要記錄X和Y輸入的1的個(gè)數(shù)N模4的結(jié)果即可。 N MOD 4 =0， Z=1 S0 N MOD 4 =1， Z=0 S1 N MOD 4 =2， Z=0 S2 N MOD 4 =3， Z=0 S3 S XY Z 00011110 S0S0S1S2S11 S1S1S2S3S20 S2S2S3S0S30 S3S3S0S1S00 S* 1、狀態(tài)、狀態(tài)/輸出表：輸出表： 2、化簡(jiǎn)狀態(tài)的個(gè)數(shù)：、化簡(jiǎn)狀態(tài)的個(gè)數(shù)： 無(wú)等價(jià)狀態(tài)無(wú)等價(jià)狀態(tài) 3、狀態(tài)賦值及建立轉(zhuǎn)、狀態(tài)賦值及建立轉(zhuǎn) 移移/輸出表：輸出表： S0 00、S1 01、 S2 11、S3 10 4、由轉(zhuǎn)移、由轉(zhuǎn)移/輸出表得輸出表得 激勵(lì)表：激勵(lì)表： 5、建立激勵(lì)方程和輸、建立激勵(lì)方程