畢業(yè)論文-基于FPGA的IIR數(shù)字濾波器的實(shí)現(xiàn)

1、本科畢業(yè)設(shè)計(jì)說明書1引言數(shù)字信號(hào)處理(Digital Signal Processing DSP)在通信與信息系統(tǒng)、信號(hào)與信息系統(tǒng)、自動(dòng)控制、雷達(dá)、軍事、航空航天、醫(yī)療和家用電器等眾多領(lǐng)域得到了 廣泛應(yīng)用。在數(shù)字信號(hào)處理應(yīng)用中，數(shù)字濾波器十分重要并已經(jīng)獲得廣泛應(yīng)用。1. 1數(shù)字信號(hào)處理簡介近年來由于半導(dǎo)體技術(shù)、計(jì)算機(jī)技術(shù)的成熟與迅速發(fā)展，使得科技與生活的密 切結(jié)合，尤其是數(shù)字信號(hào)處理的突飛猛進(jìn)，以及許多組件得以數(shù)字化及一體化，提 供了小型、多功能、低成本與低功率消耗的特性。由于數(shù)字信號(hào)先天上優(yōu)于模擬信 號(hào)，因此數(shù)字信號(hào)對(duì)噪聲的免疫力遠(yuǎn)較模擬信號(hào)來得好，信號(hào)能長時(shí)間的保存或長距離的傳輸且比較不容

2、易產(chǎn)生失真現(xiàn)象，數(shù)字信號(hào)在近年來發(fā)展迅速，成為一種主流學(xué)識(shí)。一般的數(shù)字信號(hào)處理過程如下圖1.1所示1:圖1.1 :數(shù)字信號(hào)處理流程數(shù)字信號(hào)處理器有以下幾個(gè)優(yōu)點(diǎn)：a 靈活性好 b.精確度高c.利用大規(guī)模集成電路的合成現(xiàn)今新型大規(guī)模與超大規(guī)模集成電路推陳出新。與模擬電路相比，數(shù)字電路的密集成度可以做得很高。還有數(shù)字組件比模擬組件比較容易應(yīng)用于集成電路的合 成，數(shù)字信號(hào)處理器(DSP，就是基于超大規(guī)模集成電路技術(shù)和計(jì)算機(jī)技術(shù)發(fā)展 起來的，適合于作數(shù)字信號(hào)處理的高速高位單芯片計(jì)算機(jī)。他們體積小、功能強(qiáng)、 使用方便。1. 2 數(shù)字濾波技術(shù)數(shù)字濾波器是輸入數(shù)字序列變?yōu)檩敵鰯?shù)字序列的數(shù)字信號(hào)處理器，是語音與

3、圖形處理，模式識(shí)別和譜分析等應(yīng)用中的一種基本的處理部件。如上文所說，數(shù)字處 理具有靈活性強(qiáng)，精度高，處理成本低以及對(duì)環(huán)境沒有特殊要求等特點(diǎn)，它不僅能 完成模擬處理的大部分功能，滿足濾波器對(duì)幅度和相位特性的嚴(yán)格要求，而且還能避免模擬濾波器所無法克服的電壓漂移，溫度漂移和噪聲等問題，模擬處理由于成本可靠性等原因而無法實(shí)現(xiàn)的功能。數(shù)字濾波是數(shù)字信號(hào)處理理論的一部分。 數(shù)字信號(hào)處理主要是研究用數(shù)字或符 號(hào)的序列來表示信號(hào)波形，并用數(shù)字的方式去處理這些序列， 把它們改變成在某種 意義上更為有希望的形式，以便估計(jì)信號(hào)的特征參量，或削弱信號(hào)中多余分量和增 強(qiáng)信號(hào)中的有用分量。具體來說，凡是用數(shù)字方式對(duì)信號(hào)進(jìn)

4、行濾波、變換、調(diào)制、 解調(diào)、均衡、增強(qiáng)、壓縮、估計(jì)、識(shí)別、產(chǎn)生等加工處理，都可以納入數(shù)字信號(hào)處 理領(lǐng)域2。1. 3 FPGA芯片本設(shè)計(jì)采用Altera公司的FLEX10K系列的器件對(duì)IIR濾波器進(jìn)行設(shè)計(jì)，具體 采用EPF10K10LC8芯片，同時(shí)Altera 提供的EPC1和EPC2是供器件配置用的 EPROM(簡稱配置EPRO)它們是通過串行數(shù)據(jù)流來配置 FLEX10K器件的。配置數(shù)據(jù)也可以從系統(tǒng)RAM或者通過Altera的BitBlaster 下載電纜下載進(jìn)來。FLEX10K器件配 置好后，通過復(fù)位可以進(jìn)行在線重新配置，裝入新的數(shù)據(jù)。功能介紹，F(xiàn)LEX10係列主要由嵌入式陣列塊、 邏輯陣列

5、塊、FastTrack和I/O單元四部分組成。采用PLCC勺封裝。其結(jié)構(gòu)方框圖如1.2所示。(1) 嵌入陣列嵌入式陣列塊是由一系列的 EAB構(gòu)成的，當(dāng)要實(shí)現(xiàn)有關(guān)存儲(chǔ)器功能時(shí)，每個(gè)EAB提供2048位用來構(gòu)造RAM ROM FIFO、和雙端RAM等功能。當(dāng)EAB原來實(shí)現(xiàn) 乘法器、委控制器和狀態(tài)機(jī)以及 DSP等復(fù)雜邏輯時(shí)，每個(gè)EAB貢獻(xiàn)100到600個(gè)門。 它既可以單獨(dú)使用又可以組合使用。(2) 邏輯陣列列是由一系列的邏輯陣列塊(LAB構(gòu)成的。每個(gè)LAB包括8個(gè)LE和一些連接 線，每個(gè)LE含有一個(gè)4輸入查找表(LUT、一個(gè)編程觸發(fā)器、進(jìn)位鏈、和級(jí)聯(lián)鏈， LE的結(jié)構(gòu)能有效的實(shí)現(xiàn)各種邏輯。勺f|學(xué)|曽

6、i琴吁| 字|ke) Jl再 小為加如 Mton ruTL“厶mi- j r =i rB uk BJS - lisvai i-k mf i L . |l ? irjs-dMJ血TTflr廿 f畑IU1L-1：Jr tiirri, bt t, bXi.u 7CU.:啾幽-;.1:-;7謬爭奉 1皓學(xué)；： :;務(wù)核:-餐.-:-:.*:-:-F?N tAW f j|lOEka .Ki li jlw Ji li Bj - a an jii i 亠 4 “ La j. aaa d. dV Tf -It : il :;I - i- -is I - -s i 1 -?! -*i!f- - T f Trif

7、 il 藺 商 firobaactae Arra圖1.2 FLEX10K器件的結(jié)構(gòu)方框圖（3）快速通道（Fast Track ）FLEX10K器件內(nèi)部信號(hào)的互聯(lián)和器件引腳之間的信號(hào)互聯(lián)是由快速通道（FastTrack）連線提供的，它時(shí)貫穿器件長、寬快速聯(lián)系通道。（4）I/O單元FLEX10K器件的I/O引腳是由一些IO單元（IOE）驅(qū)動(dòng)的。IOE位于快速通道 的行與列的末端，每個(gè)IOE有一個(gè)雙向I/O緩沖器和一個(gè)既可以做輸入寄存器又可 以做輸出寄存器的觸發(fā)器。當(dāng)IOE作為專業(yè)時(shí)鐘引腳時(shí)，這些寄存器提供特殊的功 能。FPGA現(xiàn)場(chǎng)可編程門陣列）是可編程邏輯器件，它們是在PLA,GAL等邏輯器件的

8、基礎(chǔ)上發(fā)展起來的。同以往的 PAL,GALt匕較，F(xiàn)PGA勺規(guī)模比較大，它可以替代幾 十甚至幾千塊通用IC芯片。這樣的FPGA實(shí)際上是子系統(tǒng)部件。這種部件受到世界 范圍內(nèi)電子工程設(shè)計(jì)人員的廣泛關(guān)注和普遍歡迎12。隨著VLSI（Very Large Scale IC ，超大規(guī)模集成電路）工藝的不斷提高，單一 芯片內(nèi)部可以容納上百萬個(gè)晶體管，F(xiàn)PGA芯片的規(guī)模也越來越大，其單片邏輯門 數(shù)已經(jīng)達(dá)到上百萬門，它所能實(shí)現(xiàn)的功能也越來越強(qiáng)，同時(shí)也可以實(shí)現(xiàn)系統(tǒng)集成。 FPGA5片在出廠之前都做過百分之百的測(cè)試，不需要技術(shù)人員承擔(dān)投片風(fēng)險(xiǎn)和費(fèi) 用，設(shè)計(jì)人員只需在自己的實(shí)驗(yàn)室里就可以通過相關(guān)的軟硬件環(huán)境來完成芯

9、片的最 終功能設(shè)計(jì)。所以FPGA勺資金投入少，節(jié)省了許多潛在的花費(fèi)8。用戶可以反復(fù) 的編程、擦除。使用或者在外圍電路不動(dòng)的情況下用不同軟件就可以實(shí)現(xiàn)不同的功 能。所以，用FPGA使試驗(yàn)、制作樣片，能以最快的速度占領(lǐng)市場(chǎng)。綜合上訴內(nèi)容，數(shù)字濾波器靈活性強(qiáng)，精度高，本課題將討論符合設(shè)計(jì)要求的IIR數(shù)字濾波器的實(shí)現(xiàn)結(jié)構(gòu)，以及合適的設(shè)計(jì)方法和算法，充分利用FPGA勺大規(guī)模，高速度和可編程的優(yōu)點(diǎn)，讓 FPGAC作在它最高時(shí)鐘頻率，發(fā)揮它的最大效能 13。1.4 VHDL 簡介1.4.1簡介VHDL是 VHSI(Very High Speedlntegrated Circuit ) Description

10、s Language 的縮寫，既超高速集成電路的硬件描述語言。VHDL能夠描述硬件電路的結(jié)構(gòu)、行為與功能。雖然其硬件的相關(guān)語法與形式類似與一般語言，但是涉及許多與硬件相 關(guān)的語法構(gòu)造。VHDL設(shè)計(jì)的層次性，既自上而下的設(shè)計(jì)方法，適合大型設(shè)計(jì)工程 的分工合作。VHDL的最大特點(diǎn)是描述能力極強(qiáng)，可覆蓋邏輯設(shè)計(jì)的諸多領(lǐng)域和層 次，并支持眾多的硬件模型。VHDL的特點(diǎn)包括如下幾個(gè)方面。(1) 可以分層次設(shè)計(jì)。(2) 每個(gè)設(shè)計(jì)單元，既有定義好的接口(以便連接其他元件時(shí)使用)又有明確 的行為規(guī)范(原來仿真)(3) 用算法或者實(shí)際硬件結(jié)構(gòu)來定義一個(gè)元件操作的行為規(guī)范。(4) 并發(fā)性：以硬件描述語言所描述的實(shí)

11、際系統(tǒng)，其許多操作時(shí)并發(fā)執(zhí)行的。(5) 邏輯操作和設(shè)計(jì)的時(shí)序行為都能夠仿真。因此VHDL乍為一種文件和模塊語言，允許明確的指定和仿真數(shù)字邏輯系統(tǒng)的行為。 142 設(shè)計(jì)流程在使用VHDL設(shè)計(jì)之前，有必要先了解整體 VHDL的設(shè)計(jì)過程。在VHDL的基本 設(shè)計(jì)過程中，有幾個(gè)步驟通常叫做設(shè)計(jì)流程。 這些步驟適合于任何一個(gè)硬件描述語 言的基本設(shè)計(jì)過程，用框圖表示于圖 1.3中。圖1.3 VHDL設(shè)計(jì)流程整體設(shè)計(jì)流程分為“前期”工程和“后期”工程兩步。所謂“前期”步驟開始 于提出基本方法和建立在框圖層次上的模塊。大型的邏輯設(shè)計(jì)通常是分層次的。 VHDL有好用的框架來定義模塊及其接口，還有隨后填加的實(shí)體細(xì)節(jié)

12、，和它們的內(nèi) 部結(jié)構(gòu)體細(xì)節(jié)。第二步是真正為模塊編寫 VHDL!序，包括接口，內(nèi)部細(xì)節(jié)。使用專業(yè)的 VHDL 文本編輯器使這一步工作更容易些。這樣的編輯器有自動(dòng)高亮、VHDL關(guān)鍵字、自動(dòng)縮進(jìn)等，對(duì)常用的程序結(jié)構(gòu)內(nèi)部模塊的語法進(jìn)行檢查，單擊進(jìn)入編譯等功能。如果數(shù)字系統(tǒng)的設(shè)計(jì)者寫出一些程序就想編譯，這樣做當(dāng)然沒錯(cuò)。 VHDL編譯 器為了檢查語法錯(cuò)誤并檢查與其它相關(guān)模塊的相容性， 它也創(chuàng)建內(nèi)部信息，這是后 來設(shè)計(jì)進(jìn)程中的仿真所需要的。沒必要把所有的程序編完了才進(jìn)行編譯， 尤其是工 程較大時(shí)，一次編譯一個(gè)模塊可以避免增生語法錯(cuò)誤，名稱不一致問題，等等。第三步是仿真/驗(yàn)證。在沒有安裝具體電路的情況下，VH

13、DL仿真器對(duì)設(shè)計(jì)進(jìn)行 仿真，并觀察其輸出波形。除了能觀察到輸出波形外，仿真 /驗(yàn)證更重要的作用是 分析電路是否能按期望的那樣工作，在大的工程中，大量的努力都花在這一步中， 在這一階段發(fā)現(xiàn)設(shè)計(jì)錯(cuò)誤具有很高的價(jià)值，如果錯(cuò)誤發(fā)現(xiàn)得遲了，可能“后期”步 驟都要返工。在VHDL的函數(shù)聲明里，我們?cè)谘芯侩娐泛瓦壿嫴僮鲿r(shí)不考慮延時(shí)，即認(rèn)為門 的延時(shí)參數(shù)是零。而在仿真的延時(shí)驗(yàn)證中，我們研究包括估計(jì)延遲時(shí)間的電路的操 作，并檢驗(yàn)上升時(shí)間，保持時(shí)間，和其它延時(shí)是否滿足要求。由于延時(shí)可能會(huì)過于 依賴綜合和適配的結(jié)果，前期工作的延時(shí)檢驗(yàn)是有限的。 我們可以做一些初步的延 時(shí)檢驗(yàn)獲得適合總體設(shè)計(jì)的方法，但是延時(shí)檢驗(yàn)的細(xì)

14、節(jié)必須到最后才能得到。仿真/驗(yàn)證之后，進(jìn)行“后期”階段的工作，“后期”階段分為三個(gè)步驟：邏 輯綜合、裝配與布局/布線、延時(shí)分析。在邏輯綜合階段，綜合器所要做的工作是檢查VHDL程序的語法是否正確，再根據(jù)廠商提供的器件庫，將 VHDL源程序轉(zhuǎn)換成各種器件的組合。并依據(jù)設(shè)計(jì)者所 給出的命令，在各器件之間做適當(dāng)?shù)牟季€?？梢姾铣蓵r(shí)的幾個(gè)要點(diǎn)有：VHDL源程序、廠商提供的庫以及用戶所執(zhí)行的命令，我們稱之為約束條件，如面積、速度、 功耗、可測(cè)性；支持工藝庫，如 TTL庫，CMOS?等。最后一步是進(jìn)行延時(shí)分析， 延時(shí)分析主要是將做完布局/布線的結(jié)果再做一次驗(yàn)證，如驗(yàn)證前級(jí)輸出信號(hào)到本 級(jí)信號(hào)的建立時(shí)間及保持

15、時(shí)間是否足夠，延時(shí)限制條件是否滿足等。如果時(shí)序上有 錯(cuò)誤就要尋找問題的根源，返回設(shè)計(jì)中的某個(gè)步驟改寫設(shè)計(jì)， 這些都是要做延時(shí)分 析時(shí)才能知道9 o第5頁共32頁本科畢業(yè)設(shè)計(jì)說明書第9頁共32頁2 IIR 數(shù)字濾波器的原理和設(shè)計(jì)數(shù)字濾波器是實(shí)現(xiàn)數(shù)字濾波的核心器件，按類型分為2大類:無限沖激響應(yīng)IIR和有限沖激響應(yīng)FIR數(shù)字濾波器。IIR數(shù)字濾波器在很多領(lǐng)域中有著廣闊的應(yīng)用前景,與FIR數(shù)字濾波器相比，它可以用較低的階數(shù)獲得高選擇性，所要求的階用 存儲(chǔ)單元少，且成本低、信號(hào)延遲小，同時(shí)還可以利用模擬濾波器設(shè)計(jì)成果，設(shè)計(jì)工 作量相對(duì)較小。2.1 IIR數(shù)字濾波器的結(jié)構(gòu)高階IIR濾波器可通過傳遞函數(shù)，

16、表示為:H(z)bodz 11a-iz 1NL bzZLaMZNbkz kk 0Mk1akZk 1(2.1)這樣高階IIR濾波器就可通過若干二階網(wǎng)絡(luò)（也稱為濾波器的二階基本節(jié)）級(jí)聯(lián)起來構(gòu)成，代表K級(jí)的二階網(wǎng)絡(luò)結(jié)構(gòu)如圖1所示。x Hh1(Z)2( z)L Hk(z) Y對(duì)于每一個(gè)二階基本節(jié)，它的數(shù)學(xué)表達(dá)式表示為：(2.2)它可以用轉(zhuǎn)置直接II型結(jié)構(gòu)加以實(shí)現(xiàn)，如圖2.1所示。圖2.1標(biāo)準(zhǔn)二階部分的轉(zhuǎn)換采用這種級(jí)聯(lián)結(jié)構(gòu)實(shí)現(xiàn)IIR濾波器的優(yōu)點(diǎn)是每一個(gè)基本節(jié)只是關(guān)系到濾波器 的某一對(duì)極點(diǎn)和一對(duì)零點(diǎn)，調(diào)整系數(shù)ai aii,a2i,只單獨(dú)地調(diào)整了濾波器第i對(duì)零點(diǎn)而不影響其他任何零、極點(diǎn)。同樣,調(diào)整bii,b

17、 2i系數(shù),也只單獨(dú)調(diào)整了第i對(duì)極 點(diǎn)。因此，這種結(jié)構(gòu)便于準(zhǔn)確地實(shí)現(xiàn)濾波器的零、 極點(diǎn),也便于調(diào)整濾波器的頻率響 應(yīng)性能。這種結(jié)構(gòu)的另一個(gè)優(yōu)點(diǎn)是存儲(chǔ)單元需要較少，在硬件實(shí)現(xiàn)時(shí)，可以用一個(gè)二 階節(jié)進(jìn)行時(shí)分復(fù)用,從而降低對(duì)FPGA硬件資源的要求13。2.2 IIR 數(shù)字濾波器的設(shè)計(jì)要求2.2.1濾波器系數(shù)的計(jì)算根據(jù)本次畢業(yè)設(shè)計(jì)的要求：該系統(tǒng)的設(shè)計(jì)指標(biāo)為：模擬信號(hào)采樣頻率為2MHz, 每周期最少采樣20點(diǎn)，即模擬信號(hào)的通帶邊緣頻率為fp=100KHz，阻帶邊緣頻率fs=1MHz，通帶波動(dòng)Rp不大于O.ldB (通帶誤差不大于5%，阻帶衰減As不小于 32dB。把它以表格的形式寫出會(huì)更直觀如下表2.1

18、:表2.1濾波器參數(shù)Wp通帶邊緣頻率，其值在0到1之間,1相應(yīng)于采樣頻率的一半.Ws阻帶邊緣頻率，Ws與Wp單位相同，其值在0到1之間,1相應(yīng)于采樣頻率的一半.Rp通帶波動(dòng)，單位分貝(dB),指的是通帶中允許的最大損失.通帶是0W WpAs阻帶衰減，單位分貝(dB),指從通帶以下的阻帶分貝數(shù).阻帶是 Ws W 1濾波器系數(shù)的計(jì)算及優(yōu)化，本系統(tǒng)函數(shù) H(z)的計(jì)算采用MATLAB件中數(shù)字信 號(hào)處理工具箱比較方便，其中有兩個(gè)現(xiàn)成的函數(shù)可以使用：ellipord (Fp/ n, Fs/ n， Rp, As)函數(shù)用來計(jì)算數(shù)字橢圓濾波器的階次 N和3dB截止頻率Fn,而ellip (N, Rp, As，

19、Fn)函數(shù)可以求得直接型橢圓IIR濾波器的各個(gè)系數(shù)11。下面系數(shù)的具體運(yùn)用MATLAB計(jì)算；將各參數(shù)指標(biāo) Wp/ =0.1, Ws / =0.2,Rp=0.1(dB),As=32(dB)帶入 MATLAB!數(shù)如下所示；n,wn =ellipord(0.1,0.2,0.1,32)n =4wn =b,a=ellip(4,0.1,32,0.1)b =0.0271 -0.07240.0984 -0.07240.0271a =1.0000 -3.3553 4.3439 -2.55780.5771通過調(diào)用以上兩個(gè)函數(shù)計(jì)算得到的系統(tǒng)函數(shù)H(z):bkZH(z)0.02710.724z0.0984z0.724

20、 z 30.0271zkakZ1 3.3553z4.3439z2.5578z0.5771z這是一個(gè)四階IIR系統(tǒng)，根據(jù)MATLA超強(qiáng)DSP處理工具，采用數(shù)字信號(hào)處理 工具箱的freqz (b,z,f,Fs )函數(shù)可以畫出本設(shè)計(jì)的頻率響應(yīng)。其中f為通帶頻率到阻帶頻率之間的任意值，F(xiàn)s為采樣頻率。計(jì)算出該系統(tǒng)的頻率響應(yīng)如圖2.2所示可見滿足設(shè)計(jì)要求。w)IIIPF.民 EWa日-2LJU-3001 q111FFI111pi1111111111i711I-1+1ii1I1-1ii!1i11-11iiii1-!I:1-11111-A11=i11I111V1hF11111I1!11|1il11|4S6F

21、 reqije ncy圖2.2四階IIR橢圓濾波器頻率響應(yīng)曲線如果采用直接型結(jié)構(gòu)實(shí)現(xiàn)，需用的乘法器和延遲單元相對(duì)較多， 而且分子和分 母的系數(shù)相差較大，需要較多的二進(jìn)制位數(shù)才能實(shí)現(xiàn)相應(yīng)的精度要求。如果采用二階節(jié)級(jí)聯(lián)實(shí)現(xiàn)，一來各個(gè)基本節(jié)的零點(diǎn)、極點(diǎn)可以很方便地單獨(dú)進(jìn)行調(diào)整，二來可以降低對(duì)二進(jìn)制數(shù)位數(shù)的要求。 給出了一個(gè)直接型結(jié)構(gòu)轉(zhuǎn)為級(jí)聯(lián)型本科畢業(yè)設(shè)計(jì)說明書結(jié)構(gòu)的dir2cas.m文件，具體過程如下:b0,b,a=dir2cas(b,a) bO =0.0271b =1.0000-0.94671.00001.0000-1.72901.0000a1.0000-1.58000.64691.0000-1.

22、77530.8920可以看出二階節(jié)的分子、分母的系數(shù)差異減小了，但也可以看出系數(shù)b產(chǎn)生了 溢出，由b0=0.0271,合理安排后的系數(shù)如下：b =0.11 -0.10410.11H(z) H/Z)出0.11 0.1041z0.11z20.2464 0.426z 1 0.2464z 21 1.58z0.6469 21 1.7753z0.892z 2(2.3)0.2464-0.426 0.2464a1.0000-1.58000.64691.0000-1.77530.8920利用該函數(shù)求得系統(tǒng)函數(shù)的級(jí)聯(lián)表達(dá)形式為:2.2.2 濾波器系數(shù)的擴(kuò)大為了使設(shè)計(jì)簡便以及資源得充分利用，我們應(yīng)該對(duì)系數(shù)進(jìn)行進(jìn)一步

23、的量化，將 系數(shù)由小數(shù)轉(zhuǎn)化為整數(shù)，根據(jù)需要，主要考慮量化精度和系統(tǒng)資源兩方面，將二階網(wǎng) 絡(luò)的系數(shù)同時(shí)擴(kuò)大N倍后作為新的系數(shù)，然后再將輸出網(wǎng)絡(luò)的系數(shù)縮小 N倍8,并用 二進(jìn)制數(shù)進(jìn)行表示,如下表2.2所示：H(z)Hi(Z) H2(z)113 107z113z 2252 436z252z 21 1618z662z21 1818z913z 2(2.4)表22濾波器系數(shù)擴(kuò)大系數(shù)a0a1a2b0b1IIR1原系數(shù)0.110.10410.111.580.6469擴(kuò)大28后的系數(shù)1131071131618662IIR2原系數(shù)0.24640.4260.24641.77530.892擴(kuò)大28后的系 數(shù)25243

24、62521818913經(jīng)過系數(shù)擴(kuò)大后的系統(tǒng)函數(shù)級(jí)聯(lián)表達(dá)式為:2.2.3 濾波器系數(shù)的驗(yàn)證另外我們采用高級(jí)編程c語言進(jìn)行編程、仿真、驗(yàn)證其輸出結(jié)果13以下為用C語言所編寫濾波器級(jí)聯(lián)結(jié)構(gòu)源程序：#in elude #i nclude #include #include #in clude vconi o.h#in clude #in clude #i nclude #in clude void main() int i;int x0,x1,x2,y0,y1,y2,q0,q1,q2;FILE *fp;x0=0;x1=0;x2=0;y0=0;y1=0; y2=0;q0=0;q1=0; q2=0;sys

25、tem(cls);fp=fope n( d:date0.txt,wt);prin tf(Press any key to con ti nue whe n readyn);prin tf(or Press ESE to Ca nceln);getch();for(i=0;i z p r ：霧恰tsg韜韜搐柘討企對(duì)SSE驀WS盅務(wù)驀務(wù)爲(wèi)務(wù)舄爲(wèi)黑2 Wltd iSg 磚申Ei4E； Xl ：1E1 SS vn3WSCiT7TasS*tRS圖3.3 FPGA電路本科畢業(yè)設(shè)計(jì)說明書323 FPGA 配置芯片EPC2LC20EPC2LC2是Altera公司FLEX10係列器件的EPRO配置芯片，具有低功

26、耗，并且在等待狀態(tài)下消耗幾乎是零的優(yōu)點(diǎn)，5V或者3.3V供電，在軟件方面由Altera公司的MAX+PLUS進(jìn)行燒錄程序，封裝采用 PLCC2C或者TQFP32本設(shè)計(jì)采用5V供電。以下是它的芯片圖以及與 FLEX 10K芯片的配置圖OCLXN.CN.DN.Q0Euuoz u 03 u 3e10第#頁共32頁圖3.4 EPC2LC20芯片圖ChJDL.r7i c- w応LiFLEJC 伽 Dttvlcm 同IKLK DED IF-1 i IS CONF DONE rOhJHC.圖3.5配置圖Conigk.igjion EPfiOMDUXDATAOF 飾CCWF.3.2.4 選通器 74HC245

27、它是雙向總線數(shù)據(jù)緩沖器又稱選通器，芯片圖和具體功能表如下trio pro j DM 3 DD4 aDIRvcc0EBl肌旳肥B(5B7OKDao J vrc lit OEL?L6pbVL5 DDDi/L3 _DpD IFDDDe/ LI Dt)&77圖 3.6 74HC245本科畢業(yè)設(shè)計(jì)說明書表3.1模式功能表輸入端功能OEDIRLL數(shù)據(jù)由B到ALH數(shù)據(jù)由A到BH不傳輸該芯片是由方向控制引腳 DIR和輸出使能端0E低電平有效)的高低電平進(jìn)行 控制可以使數(shù)據(jù)從A總線到B總線,也可以從B總線帶A總線進(jìn)行傳輸。VCC是供 電端,電壓從2V到6V。3.2.5 DAC0808(D/A)轉(zhuǎn)換器DAC080

28、8是一個(gè)16引腳的8位數(shù)模(D/A)轉(zhuǎn)換器，它的一些參數(shù)如下解析度：1/256精確度：0.019%安定時(shí)間：150ns線性度：土 1LSB輸出形態(tài)：電流輸出NCGNDV EEIoA1A2A3A41162153144DAC08081351261171089COMPENVref (-)Vref(+)VccA8A7A6A5圖3.7 DAC0808芯片圖DAC0808的引腳功能介紹：A1A8:數(shù)據(jù)輸入引腳，其中A1是最高位，A8是最低位。Vref(+):參考電壓,串聯(lián)一個(gè)電阻(R1)外接一正電源，以便產(chǎn)生參考電流(通常為12mA。Vref(-):參考電壓,必須接一電阻(R2)接地，防止過載。VEE和C

29、OMPE: VE接-4.5V到-18V,它們之間必須接一個(gè)電容以防止高電平Io:電流輸出通常外接一運(yùn)算放大器，以便將電流輸出轉(zhuǎn)換成電壓輸出.Vcc:提供電壓接+5V3.2.6 LM224放大器它是一個(gè)低功耗運(yùn)算放大器，屬于四運(yùn)放，該運(yùn)算放大器以低電壓，單一電源為優(yōu)勢(shì)，作用是放大輸入模擬信號(hào)到模數(shù)轉(zhuǎn)換器，它的結(jié)構(gòu)圖如圖3.8Dh DH n and N PackagesOUTPUT 1-INPUT 1+lfJPUT 1V +4lh.PI.T ?-INPVT 2OUTPUT 2TOP VIEW圖3.8 LM224結(jié)構(gòu)圖-INP LIT 4 +IN PUT 4GND4-INPJT3-INPUT 3 o

30、irrpjra10第29頁共32頁在本設(shè)計(jì)中利用該放大器的放大和跟隨作用，具體電路如圖3.9圖3.9放大電路3.2.7存儲(chǔ)芯片 HM628512日立公司的HM628512是一個(gè)8位靜態(tài)存儲(chǔ)器，它運(yùn)用0.5um的高速CMOS技術(shù)制作，具有高性能低功耗的特點(diǎn)特征：1,高速：很快的響應(yīng)時(shí)間一55/65/70ns（最大）2 , 5V供電電壓3 ,具有合適的響應(yīng)和循環(huán)時(shí)間4 ,普通的數(shù)據(jù)輸入輸出：三態(tài)輸出芯片圖如圖3.10 :ro2Vss123323130|VccA1 5Al 7A抄WE5西A13日27A872 ISASS-25A11924OE1023AID1122cs12211 0713201 CS1

31、41 9105151810416171 03A12A6A0Al El16 I Al 4 I圖3.11是這次設(shè)計(jì)中的連接電路Cltop VBW)圖 3.10 HM628512COW IS7T013Kja is%17*7 心 S IP7X J石C3OELTD即3口口】IFO31/03F04I/Q51/06I/S7AA AAAAA A2 J疔3 A142G Al：34 Al:2; 3 Al 1 S5LA1JL26 A93? AOU7引腳描述AO A18lO0 l07圖3.11存儲(chǔ)電路地址端輸入 輸出端與FPGA勺I0引腳連接CS片選端，低電平有效OE輸出允許端，低電平有效WE寫操作允許端，低電平有效

32、VCC供電端，+ 5VGND接地端328電源和地濾波電路（又稱去耦電容）VCC圖3.12去耦電容它的作用是抑制因負(fù)載變化而引起的噪聲和降低信號(hào)干擾。3.2.9 6.144M 晶振VCCCU-1q(n 2)0.2464y2 0.426y1 0.2464y0 1.7753q1 O.892q0系數(shù)擴(kuò)大后表示為：y2 113 x2 107 x1 113 x0 1618 y1662 y0q2 252 y 436 比 252 y 1818 q 913 q4.2 IIR數(shù)字濾波器的VHDL實(shí)現(xiàn)IIR濾波器的實(shí)現(xiàn)是由以下幾個(gè)模塊組成的，時(shí)鐘模塊，寄存器模塊，乘法器 模塊，加法器模塊，各模塊程序見以下的描述。4

33、.2.1寄存器模塊在濾波器的運(yùn)算中關(guān)鍵是濾波器的輸出的反饋寄存和乘累加器兩個(gè)模塊，因此要使得濾波器的反饋能夠精確，寄存器是一個(gè)數(shù)據(jù)一個(gè)數(shù)據(jù)的延遲的， 共需要寄存 器6個(gè)，輸入為8位數(shù)據(jù)輸出也是8位數(shù)據(jù)，寄存的輸入為乘累加器的反饋，下面是濾波器中寄存器模塊的源程序：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;en tity ram isPort (clk:in std_logic;reset:in std_logic;xout:out s

34、td_logic_vector(7 downto 0);xin:in stdo gic_vector(7 dow nto 0);end ram;architecture Behavioral of ram isbegi nprocess(clk)begi n if reset=1 the nxout=00000000;elseif (clkeve nt and clk=1) the nxout=x in;end if;end if;end process;end Behavioral;在初始狀態(tài)下令輸出信號(hào)在reset的高電平的控制下為0,當(dāng)時(shí)鐘上升沿來臨 時(shí)，進(jìn)行信號(hào)輸入，并開始信號(hào)的寄存，

35、寄存過程僅僅需要一點(diǎn)點(diǎn)的時(shí)鐘。仿真波 形如下：r負(fù)1耳1舫9SOD OrS1113 九g4 Dm41uHr&se-tV f01妄* HOUt-moocoOOOWOIDXJQW0011 OWOQ1W0 W00101xi r-DOQOWDO JOOMDOOI * OODMOrO )0M0M11 OMOC1DD (00 KO0101 X MDDC110圖4.2存儲(chǔ)器波形仿真4.2.2 乘累加器模塊由上面濾波器轉(zhuǎn)移函數(shù)（4.3），（ 4.4 ）式可以看出，一個(gè)二階節(jié)的實(shí)現(xiàn)需要 五次乘法運(yùn)算、四次加法運(yùn)算（采用二進(jìn)制補(bǔ)碼將減法運(yùn)算變?yōu)榧臃ㄟ\(yùn)算）。兩個(gè) 二階節(jié)共需要十次乘法運(yùn)算。雖然現(xiàn)在已有上千萬門的FP

36、GA產(chǎn)品可供選用，但是一般應(yīng)用時(shí)全部采用硬件陣列乘法器畢竟不太合適，而如果采用串行乘法器進(jìn)行分時(shí)復(fù)用，其工作速度也不太理想。所以本次的設(shè)計(jì)中采用一個(gè)折中的方法實(shí)現(xiàn)，即乘加單元（maC的乘法器采用陣列乘法器，而不使用串行乘法器，以提高運(yùn)算速度。需要注意的是，MAX+PLUSII的LPM庫中乘法運(yùn)算為無符號(hào)數(shù)的陣列乘法，所以使用時(shí)需要先將兩個(gè)補(bǔ)碼乘 數(shù)轉(zhuǎn)換為無符號(hào)數(shù)相乘后，再將乘積轉(zhuǎn)換為補(bǔ)碼乘積輸出。每個(gè)二階節(jié)完成一次運(yùn)算共需要6個(gè)時(shí)鐘周期，而且需采用各自獨(dú)立的mac實(shí)現(xiàn)兩級(jí)流水線結(jié)構(gòu)，即每個(gè) 數(shù)據(jù)經(jīng)過兩個(gè)二階節(jié)輸出只需要6個(gè)時(shí)鐘周期5。第一級(jí)乘累加器的源程序如下：package n _bit_i

37、 nt issubtype bits8 is integer range -2*7 to 2*7-1;end n _bit_i nt;library work;use work.n_bit_i nt.all;library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;en tity mac isPort (clk:in std_logic;xO:in bits8;x1:in bits8;x2:in bits8;y0:in bits8;y1:in bits8;y2:out bits8);end mac;archite

38、cture flex of mac isbeg inprocessbeg inwait un til clk=1;y2=(113*x2-107*x1+113*x0+1618*y1-662*y0)/1024;end process;end flex;第二級(jí)乘累加器的源程序?yàn)椋簆ackage n _bit_i nt issubtype bits8 is integer range -2*7 to 2*7-1;end n _bit_i nt;library work;use work.n_bit_i nt.all;library IEEE;use IEEE.STD_LOGIC_1164.ALL;us

39、e IEEE.STD_LOGIC_ARITH.ALL;en tity mac2 isPort (clk:in stdo gic; yO:in bits8;y1:in bits8;y2:in bits8;qO:in bits8;q1:in bits8;q2:out bits8);end mac2;architecture flex of mac2 isbeg inprocessbeg inwait un til clk=1;q2=(252*y2-436*y1+252*y0+1818*q1-913*q0)/1024;end process;end flex;乘累加器在時(shí)鐘的上升沿計(jì)算，并經(jīng)過一小段

40、時(shí)間輸出數(shù)據(jù)，累加器累加的結(jié) 果需輸入寄存器再輸出，兩個(gè)乘累加器只是輸入信號(hào)和兩級(jí)濾波器的系數(shù)不同，其余都相同，這樣設(shè)計(jì)的好處是想改變?yōu)V波器的性能時(shí)，只需將濾波器的系數(shù)改變即可，比較方便。4.2.3 IIR 總體模塊的實(shí)現(xiàn)由上面所描述的幾個(gè)模塊，可得出IIR濾波器的總體實(shí)現(xiàn)框圖，利用幾個(gè)模塊 模型，直接可以編譯出IIR濾波器的VHD實(shí)現(xiàn)，即將上述幾個(gè)模塊連接在一起即可。 如下圖所示，IIR濾波器由六個(gè)寄存器，兩個(gè)乘累加器組成。第一級(jí)的乘累加器輸出為第二級(jí)乘累加器的一個(gè)輸入，其余輸入為第一級(jí)輸出經(jīng)過寄存器后的輸出，或?yàn)榉答伝貋淼男盘?hào)，輸入時(shí)鐘和復(fù)位信號(hào)相同，dout1為一級(jí)乘累加器的輸出，dou

41、t2為二級(jí)乘累加器的輸出，也為總的輸出，具體的框圖 如圖4.3所示。圖4.3 IIR濾波器VHD語言總體實(shí)現(xiàn)4.3系統(tǒng)性能測(cè)試系統(tǒng)性能的測(cè)試采用單極性方波周期信號(hào)作為輸入信號(hào)。信號(hào)的頻率為1MHz在采樣頻率為2MHZ寸，每個(gè)周期采樣20個(gè)點(diǎn)，其二次諧波的數(shù)字頻輸入到 MAX153 的信號(hào)電壓幅度為2.5V，貝燈過A/D轉(zhuǎn)換后的輸出為OOHH FFH由于低通濾波器 的阻帶截止頻率選在200KHz衰減32dB由信號(hào)理論分析可知，周期方波信號(hào)沒有 二次諧波，所以對(duì)三次諧波的衰減經(jīng)過IIR濾波器后輸出有直流分量的基波正弦信 號(hào)。5結(jié)論本論文在一步一步循序漸進(jìn)的過程中完成了課題任務(wù)。首先從全局出發(fā)，描述了課題所涉及的知識(shí)領(lǐng)域，以及目前的發(fā)展背景，對(duì)整個(gè)數(shù)字信號(hào)處理、FPG實(shí)現(xiàn)、 數(shù)字濾波器及其設(shè)計(jì)理論有了一