基于CPLD的數(shù)字鐘

1、河南師范大學(xué)本科畢業(yè)設(shè)計(jì)ii基于cpld的數(shù)字鐘摘 要本設(shè)計(jì)為一個(gè)基于cpld的多功能數(shù)字鐘，具有時(shí)、分、秒計(jì)數(shù)顯示功能，以24小時(shí)循環(huán)計(jì)數(shù)；具有時(shí)間校對(duì)、鬧鐘以及整點(diǎn)報(bào)時(shí)功能。本設(shè)計(jì)采用eda技術(shù)，以硬件描述語(yǔ)言vhdl為系統(tǒng)邏輯描述手段。在quartus全集成開(kāi)發(fā)環(huán)境下，采用自頂向下的設(shè)計(jì)方法，由各個(gè)基本模塊共同構(gòu)建一個(gè)基于cpld的數(shù)字鐘。系統(tǒng)主芯片采用altera公司max 系列的epm570t100c5n,由時(shí)鐘模塊、控制模塊、計(jì)時(shí)模塊、定時(shí)模塊、顯示以及報(bào)時(shí)模塊組成。設(shè)計(jì)方案經(jīng)編譯和仿真后，可在可編程邏輯器件上下載驗(yàn)證，本系統(tǒng)能夠完成時(shí)、分、秒的顯示，并可由外部按鍵輸入進(jìn)行數(shù)字鐘的

2、校時(shí)、清零、設(shè)鬧鐘功能。關(guān)鍵詞：數(shù)字鐘；硬件描述語(yǔ)言；vhdl；cpld；動(dòng)態(tài)掃描a digital clock based on cpldabstractthe design for a multi-functional digital clock, with a hours, minutes and seconds count display to a 24-hour cycle count; have proof functions and the whole point timekeeping function and set a alarm.the use of eda design

3、 technology, hardware-description language vhdl description logic means for the system design documents, in quartus tools environment, a top-down design, by the various modules together build a cpld-based digital clock.the main system chips used epm570t100c5n, make up of the clock module, control mo

4、dule, time module, data decoding module, display and broadcast module. after compiling the design and simulation procedures, the programmable logic device to download verification, the system can complete the hours, minutes and seconds respectively, using keys to modify, cleared, set a alarm.key wor

5、ds: digital clock; hardware description language; vhdl;cpld; dynamic scanning目 錄摘 要iabstractii前 言11 方案選擇及論證31.1方案的比較31.2 芯片的選擇31.3 設(shè)計(jì)方案的概述42 數(shù)字鐘總體設(shè)計(jì)方案52.1 數(shù)字鐘的構(gòu)成52.2 數(shù)字鐘的工作原理62.3 數(shù)字鐘的硬件電路設(shè)計(jì)73 單元電路設(shè)計(jì)83.1 分頻模塊電路設(shè)計(jì)與實(shí)現(xiàn)83.2 獨(dú)立按鍵消抖模塊103.3 計(jì)數(shù)模塊設(shè)計(jì)與實(shí)現(xiàn)123.4 鬧鐘模塊設(shè)計(jì)與實(shí)現(xiàn)153.5 整點(diǎn)報(bào)時(shí)模塊設(shè)計(jì)與實(shí)現(xiàn)163.6 動(dòng)態(tài)掃描顯示模塊設(shè)計(jì)與實(shí)現(xiàn)174 編譯與

6、調(diào)試204.1 編譯軟件介紹204.2 編譯與仿真204.3 實(shí)現(xiàn)與布局布線224.4 調(diào)試與下載配置225 實(shí)驗(yàn)結(jié)論與研究展望245.1 實(shí)驗(yàn)結(jié)論245.2 研究展望24結(jié)束語(yǔ)26參考文獻(xiàn)27致 謝2828 前 言現(xiàn)代社會(huì)的標(biāo)志之一就是信息產(chǎn)品的廣泛使用，而且是產(chǎn)品的性能越來(lái)越強(qiáng)，復(fù)雜程度越來(lái)越高，更新步伐越來(lái)越快。支撐信息電子產(chǎn)品高速發(fā)展的基礎(chǔ)就是微電子制造工藝水平的提高和電子產(chǎn)品設(shè)計(jì)開(kāi)發(fā)技術(shù)的發(fā)展。前者以微細(xì)加工技術(shù)為代表，而后者的代表就是電子設(shè)計(jì)自動(dòng)化（electronic design automatic，eda）技術(shù)。本設(shè)計(jì)采用vhdl硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)，vhdl主要用于描述數(shù)字

7、系統(tǒng)的結(jié)構(gòu)、行為、功能和接口；支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述、覆蓋面廣、抽象能力強(qiáng)，因此在實(shí)際應(yīng)用中越來(lái)越廣泛。asic是一種為專門目的而設(shè)計(jì)的集成電路，是指應(yīng)特定用戶要求和特定電子系統(tǒng)的需要而設(shè)計(jì)、制造的集成電路。cpld是asic的近親，一般通過(guò)原理圖、vhdl對(duì)數(shù)字系統(tǒng)建模，運(yùn)用eda軟件仿真、綜合，生成基于一些標(biāo)準(zhǔn)庫(kù)的網(wǎng)絡(luò)表，配置到芯片即可使用。它與asic的區(qū)別是用戶不需要介入芯片的布局布線和工藝問(wèn)題，而且可以隨時(shí)改變其邏輯功能，使用靈活。在控制系統(tǒng)中，鍵盤是常用的人機(jī)交換接口，當(dāng)所設(shè)置的功能鍵或數(shù)字鍵按下的時(shí)候，系統(tǒng)應(yīng)該完成該鍵所設(shè)置的功能。因此，鍵輸入是與軟件結(jié)構(gòu)密

8、切相關(guān)的過(guò)程。根據(jù)鍵盤的結(jié)構(gòu)不同，采用不同的編碼方法。但無(wú)論有無(wú)編碼以及采用什么樣的編碼，最后都要轉(zhuǎn)換成為相應(yīng)的鍵值，以實(shí)現(xiàn)按鍵功能程序的轉(zhuǎn)移。 鐘表的數(shù)字化給人們的生產(chǎn)生活帶來(lái)了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。諸如定時(shí)自動(dòng)報(bào)警、定時(shí)啟閉電路、定時(shí)開(kāi)關(guān)烘箱、通斷動(dòng)力設(shè)備，甚至各種定時(shí)電氣的自動(dòng)啟用等，所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。當(dāng)今電子產(chǎn)品正向功能多元化，體積最小化，功耗最低化的方向發(fā)展。它與傳統(tǒng)的電子產(chǎn)品在設(shè)計(jì)上的顯著區(qū)別是大量使用大規(guī)模可編程邏輯器件，使產(chǎn)品的性能提高，體積縮小，功耗降低。同時(shí)廣泛運(yùn)用現(xiàn)代計(jì)算機(jī)技術(shù)，提高產(chǎn)品的自動(dòng)化程度和競(jìng)爭(zhēng)力，縮短研發(fā)周期。eda

9、技術(shù)正是為了適應(yīng)現(xiàn)代電子技術(shù)的要求，吸收眾多學(xué)科最新科技成果而形成的一門新技術(shù)。美國(guó)altera公司的可編程邏輯器件采用全新的結(jié)構(gòu)和先進(jìn)的技術(shù)，加上quartus開(kāi)發(fā)環(huán)境，更具有高性能，開(kāi)發(fā)周期短等特點(diǎn)，十分方便進(jìn)行電子產(chǎn)品的開(kāi)發(fā)和設(shè)計(jì)。eda技術(shù)以大規(guī)模可編程邏輯器件為設(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)模可編程邏輯器件的開(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開(kāi)發(fā)軟什，自動(dòng)完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯映射、編程下載等工作,最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒?。本設(shè)計(jì)是利用vhdl硬件描述語(yǔ)言結(jié)合可編程邏輯器件進(jìn)

10、行的，并通過(guò)數(shù)碼管動(dòng)態(tài)顯示計(jì)時(shí)結(jié)果。數(shù)字鐘可以由各種技術(shù)實(shí)現(xiàn)，如單片機(jī)等利用可編程邏輯器件具有其他方式?jīng)]有的特點(diǎn)，它具有易學(xué)、方便、新穎、有趣、直觀、設(shè)計(jì)與實(shí)驗(yàn)項(xiàng)目成功率高，理論與實(shí)踐結(jié)合緊密，體積小、容量大、i/o口豐富、易編程和加密等特點(diǎn)，并且它還具有開(kāi)放的界面、豐富的設(shè)計(jì)庫(kù)、模塊化的工具以及l(fā)pm定制等優(yōu)良性能，應(yīng)用非常方便。因此，本設(shè)計(jì)采用可編程邏輯器件實(shí)現(xiàn)?，F(xiàn)在是一個(gè)知識(shí)爆炸的新時(shí)代。新產(chǎn)品、新技術(shù)層出不窮，電子技術(shù)的發(fā)展更是日新月異?？梢院敛豢鋸埖恼f(shuō)，電子技術(shù)的應(yīng)用無(wú)處不在，電子技術(shù)正在不斷地改變我們的生活，改變著我們的世界。在這快速發(fā)展的年代，時(shí)間對(duì)人們來(lái)說(shuō)是越來(lái)越寶貴，在快節(jié)奏

11、的生活時(shí)，人們往往忘記了時(shí)間，一旦遇到重要的事情而忘記了時(shí)間，這將會(huì)帶來(lái)很大的損失。因此我們需要一個(gè)定時(shí)系統(tǒng)來(lái)提醒這些忙碌的人。數(shù)字化的鐘表給人們帶來(lái)了極大的方便。近幾年，隨著科技的發(fā)展和社會(huì)的進(jìn)步，人們對(duì)數(shù)字鐘的要求也越來(lái)越高，傳統(tǒng)的時(shí)鐘已不能滿足人們的需求。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等。本設(shè)計(jì)主要研究基于cpld的數(shù)字鐘，要求時(shí)間以24小時(shí)為一個(gè)周期，顯示時(shí)、分、秒。具有校時(shí)、設(shè)鬧鐘及整點(diǎn)報(bào)時(shí)的功能，可以對(duì)時(shí)、分、秒進(jìn)行單獨(dú)校對(duì)，使其校正到標(biāo)準(zhǔn)時(shí)間，并能調(diào)整鬧鐘的時(shí)間，校對(duì)時(shí)間的時(shí)分秒的按鍵和設(shè)鬧鐘的時(shí)分秒的按鍵相同，通過(guò)另一按鍵來(lái)切換至校對(duì)

12、時(shí)間或是設(shè)鬧鐘，為保證計(jì)時(shí)的穩(wěn)定及準(zhǔn)確須由晶體振蕩器提供時(shí)間基準(zhǔn)信號(hào)。1 方案選擇及論證1.1 方案的比較本時(shí)鐘的設(shè)計(jì)具體有三種方法。一是通過(guò)單純的數(shù)字電路來(lái)實(shí)現(xiàn)；二是使用單片機(jī)來(lái)控制實(shí)現(xiàn)；三是使用可編程邏輯器件（cpld/fpga）來(lái)實(shí)現(xiàn)。由于純數(shù)字電路實(shí)現(xiàn)不僅造價(jià)很高、設(shè)計(jì)麻煩，且后期的調(diào)試與驗(yàn)證會(huì)有很多連線與布局的問(wèn)題，此方法已經(jīng)很不實(shí)用了，所以放棄此方法；而第二種和第三種方法均是采用一個(gè)主控芯片來(lái)控制時(shí)鐘電路，再外接不同的模塊來(lái)實(shí)現(xiàn)完整的功能，需進(jìn)一步說(shuō)明兩種方法的不同。1單片機(jī)單片機(jī)是一種集成在電路芯片，是采用超大規(guī)模集成電路技術(shù)把具有數(shù)據(jù)處理能力的中央處理器cpu隨機(jī)存儲(chǔ)器ram、

13、只讀存儲(chǔ)器rom、多種i/o口和中斷系統(tǒng)、定時(shí)器/計(jì)時(shí)器等功能（可能還包括顯示驅(qū)動(dòng)電路、脈寬調(diào)制電路、模擬多路轉(zhuǎn)換器、a/d轉(zhuǎn)換器等電路）集成到一塊硅片上構(gòu)成的一個(gè)小而完善的計(jì)算機(jī)系統(tǒng)。2可編程邏輯器件可編程邏輯器件pld（programmable logic device) ：pld是做為一種通用集成電路生產(chǎn)的，他的邏輯功能按照用戶對(duì)器件編程來(lái)搞定。一般的pld的集成度很高，足以滿足設(shè)計(jì)一般的數(shù)字系統(tǒng)的需要。這樣就可以由設(shè)計(jì)人員自行編程而把一個(gè)數(shù)字系統(tǒng)“集成”在一片pld上，而不必去請(qǐng)芯片制造廠商設(shè)計(jì)和制作專用的集成電路芯片了。相比較而言，單片機(jī)一般用于操作控制，pld一般用于組合邏輯，功能

14、各不相同，但pld功能比普通的單片機(jī)更強(qiáng)、速度更快、價(jià)格也越來(lái)越便宜。并且pld更加高端一些，靈活性更強(qiáng)，近來(lái)發(fā)展很快，之后的電子技術(shù)發(fā)展pld的應(yīng)用將會(huì)非常廣泛。選擇pld進(jìn)行設(shè)計(jì)會(huì)對(duì)以后的專業(yè)發(fā)展有很大的幫助，所以選擇第三種方法即采用可編程邏輯器件進(jìn)行設(shè)計(jì)。1.2 芯片的選擇目前使用比較廣泛的可編程邏輯器件主要有cpld(complex programmable logic device)復(fù)雜可編程邏輯器件和現(xiàn)場(chǎng)可編程門陣列fpga（field programmable gate array)。cpld相比f(wàn)pga功能相當(dāng)并相對(duì)容易、成本較低。因此本設(shè)計(jì)使用的芯片是altera公司max

15、系列的epm570t100c5n，altera的max ii 系列cpld是有史以來(lái)功耗最低、成本最低的cpld。在所有cpld系列中，其單位i/o引腳的功耗和成本都是最低的。此芯片能滿足本設(shè)計(jì)的要求，改進(jìn)升級(jí)也比較方便。1.3 設(shè)計(jì)方案的概述本方案以cpld芯片為核心，將外接時(shí)鐘信號(hào)送至cpld作為時(shí)鐘基準(zhǔn)信號(hào)和動(dòng)態(tài)掃描信號(hào)。在芯片內(nèi)部分別設(shè)計(jì)出數(shù)字鐘的各個(gè)模塊，如分頻模塊、計(jì)時(shí)模塊、鬧鐘模塊、整點(diǎn)報(bào)時(shí)模塊和動(dòng)態(tài)掃描模塊等。將各位信號(hào)送出至數(shù)碼管顯示。本方案的電路比較簡(jiǎn)單，只用外接一個(gè)穩(wěn)壓電源為主控芯片和數(shù)碼管供電，再接一個(gè)晶振和一個(gè)數(shù)碼管即可。本設(shè)計(jì)的電路簡(jiǎn)單，但功能齊全，可以設(shè)置鬧鐘、時(shí)

16、間校對(duì)和整點(diǎn)報(bào)時(shí)，cpld的設(shè)計(jì)改動(dòng)非常方便，只用改變程序設(shè)計(jì)出相應(yīng)的內(nèi)部模塊就可以實(shí)現(xiàn)一些基本門電路的功能。根據(jù)需要可以增添日歷、溫度顯示等功能，所以本設(shè)計(jì)具有很強(qiáng)的升級(jí)前景。2 數(shù)字鐘總體設(shè)計(jì)方案2.1 數(shù)字鐘的構(gòu)成數(shù)字鐘實(shí)際上是一個(gè)對(duì)標(biāo)準(zhǔn)頻率( 1hz)進(jìn)行計(jì)數(shù)的計(jì)數(shù)電路。由于計(jì)數(shù)的起始時(shí)間不可能與標(biāo)準(zhǔn)時(shí)間（如北京時(shí)間）一致，故需要在電路上加一個(gè)校時(shí)電路，同時(shí)標(biāo)準(zhǔn)的1hz時(shí)間信號(hào)必須做到準(zhǔn)確穩(wěn)定。通常使用石英晶體振蕩器電路構(gòu)成數(shù)字鐘。圖2.1所示為數(shù)字鐘的一般構(gòu)成框圖。主要包括時(shí)問(wèn)基準(zhǔn)電路、計(jì)數(shù)器電路、控制電路、譯碼和顯示電路。其中的控制邏輯電路是比較靈活多樣的，不斷完善它可以增強(qiáng)數(shù)字鐘

17、的功能?？刂崎_(kāi)關(guān)調(diào)試和設(shè)鬧秒計(jì)數(shù)六十進(jìn)制分計(jì)數(shù)六十進(jìn)制時(shí)計(jì)數(shù)二十四進(jìn)制動(dòng)態(tài)掃描顯示晶振分頻整點(diǎn)報(bào)時(shí)六位數(shù)碼管圖2.1 數(shù)字鐘的設(shè)計(jì)框圖控制開(kāi)關(guān)有五個(gè)，分別為復(fù)位開(kāi)關(guān)（用于系統(tǒng)復(fù)位清零）、設(shè)鬧與時(shí)鐘切換開(kāi)關(guān)（用于設(shè)置鬧鐘和時(shí)鐘的切換）、調(diào)秒開(kāi)關(guān)（用于調(diào)整鬧鐘或時(shí)鐘的秒位）、調(diào)分開(kāi)關(guān)（用于調(diào)整鬧鐘或時(shí)鐘的分鐘位）、調(diào)時(shí)開(kāi)關(guān)（用于調(diào)整鬧鐘或時(shí)鐘的小時(shí)位）。晶振為24mhz石英晶體振蕩器，產(chǎn)生穩(wěn)定的頻率為24mhz的時(shí)鐘信號(hào)，接至芯片內(nèi)的分頻模塊，分成1khz信號(hào)和1hz信號(hào)，1khz信號(hào)接至動(dòng)態(tài)掃描模塊作為掃描信號(hào)，1hz信號(hào)接至秒計(jì)數(shù)模塊作為時(shí)鐘基準(zhǔn)信號(hào)。動(dòng)態(tài)掃描模塊輸出時(shí)、分、秒的顯示信號(hào)和位選

18、信號(hào)接至六位數(shù)碼管，作為動(dòng)態(tài)掃描顯示信號(hào)。掃描的頻率由分頻電路從外接晶振分頻得到，且六位數(shù)碼管的電源有外接穩(wěn)壓電源提供。本設(shè)計(jì)的總體框架如圖2.2所示。 圖2.2 數(shù)字鐘的總體框架2.2 數(shù)字鐘的工作原理晶體振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號(hào)，作為數(shù)字鐘的時(shí)間基準(zhǔn)，然后經(jīng)過(guò)分頻器分別輸出標(biāo)準(zhǔn)秒脈沖（1hz）和掃描信號(hào)（1khz）。秒計(jì)數(shù)器滿60后向分計(jì)數(shù)器進(jìn)位，分計(jì)數(shù)器滿60后向小時(shí)計(jì)數(shù)器進(jìn)位，小時(shí)計(jì)數(shù)器按照“24翻l”的規(guī)律計(jì)數(shù)。計(jì)滿后各計(jì)數(shù)器清零，重新計(jì)數(shù)。計(jì)數(shù)器的輸出分別經(jīng)譯碼器送數(shù)碼管顯示。計(jì)時(shí)出現(xiàn)誤差時(shí)，可以用校時(shí)電路校小時(shí)、校分或校秒。在控制信號(hào)中除了一般的校時(shí)信號(hào)外，還有時(shí)鐘清零信號(hào)、

19、設(shè)鬧與計(jì)時(shí)顯示的切換信號(hào)?？刂菩盘?hào)由獨(dú)立按鍵輸入并加有按鍵去抖電路。時(shí)基電路可以由石英晶體振蕩電路構(gòu)成，如果晶振頻率為24mhz，經(jīng)過(guò)24000000分頻就可以得到秒脈沖信號(hào)。顯示由六位七段數(shù)碼管構(gòu)成，通過(guò)動(dòng)態(tài)掃描譯碼顯示，可節(jié)省i/o資源。2.3 數(shù)字鐘的硬件電路設(shè)計(jì)數(shù)字鐘需外接24mhz的晶振為電路提供時(shí)鐘基準(zhǔn)，并外接按鍵控制電路功能，外接六位數(shù)碼管顯示，以及穩(wěn)壓電源模塊為電路提供電源。硬件電路的框圖如圖2.3所示。穩(wěn)壓電路cpldepm570t100c5n五位按鍵晶振六位數(shù)碼管圖2.3 數(shù)字鐘的硬件電路框架本電路的外接晶振采用24mhz的石英晶體振蕩器，經(jīng)分頻后輸出時(shí)鐘基準(zhǔn)和掃描時(shí)鐘基準(zhǔn)

20、；穩(wěn)壓模塊采用ams1117/3.3三端穩(wěn)壓器，通過(guò)usb接口輸入5v電壓，經(jīng)穩(wěn)壓器輸出3.3v為cpld芯片和數(shù)碼管顯示提供電壓；五位按鍵分別控制系統(tǒng)復(fù)位、計(jì)時(shí)與設(shè)鬧的顯示切換、秒調(diào)節(jié)、分鐘調(diào)節(jié)和小時(shí)調(diào)節(jié)；六位數(shù)碼管用于顯示時(shí)鐘。3 單元電路設(shè)計(jì)3.1 分頻模塊電路設(shè)計(jì)與實(shí)現(xiàn)晶體振蕩器是構(gòu)成數(shù)字式時(shí)鐘的核心，振蕩器的穩(wěn)定度及頻率的精度決定了數(shù)字鐘計(jì)時(shí)的準(zhǔn)確程度，它保證了時(shí)鐘的走時(shí)準(zhǔn)確及穩(wěn)定。石英晶體的選頻特性非常好，只有某頻率點(diǎn)的信號(hào)可以通過(guò)它，其它頻率段的信號(hào)均會(huì)被它所衰減，而且，振蕩信號(hào)的頻率與振蕩電路中的r、c元件的數(shù)值無(wú)關(guān)。因此，這種振蕩電路輸出的是準(zhǔn)確度極高的信號(hào)。然后再利用分頻電

21、路，將其輸出信號(hào)轉(zhuǎn)變?yōu)槊胄盘?hào)和掃描信號(hào)，其組成框圖如圖3.1所示。晶振分頻電路圖3.1 秒信號(hào)產(chǎn)生電路框圖本系統(tǒng)使用的晶體振蕩器電路給數(shù)字鐘提供了一個(gè)頻率穩(wěn)定準(zhǔn)確的24mhz的方波信號(hào)，其輸出至分頻電路。分頻電路的邏輯框圖如圖3.2所示。圖3.2 分頻電路模塊分頻電路的程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenpin isport(clkin:in std_logic; clkout1:out std_logic; clkout1k:out std_logic)

22、;end;architecture behave of fenpin issignal clk1khz:std_logic;signal clk1hz:std_logic;begin process(clkin) variable count:integer range 0 to 1199; begin if clkinevent and clkin=1 then if count=1199 then clk1khz=not clk1khz; count:=0; else count:=count+1; end if; end if;end process; process(clk1khz)

23、variable count:integer range 0 to 499; begin if clkinevent and clkin=1 then if count=499 then clk1hz=not clk1hz; count:=0; else count:=count+1; end if; end if; end process; clkout1=clk1hz; clkout1k=clk1khz;end behave;此分頻電路輸出兩種不同頻率的信號(hào)，一個(gè)是頻率為1khz的信號(hào)，接至去抖模塊和動(dòng)態(tài)掃描模塊作為掃描信號(hào)；另一個(gè)是頻率為1hz的信號(hào)，輸出至秒計(jì)數(shù)模塊作為時(shí)鐘計(jì)時(shí)的秒基準(zhǔn)

24、信號(hào)。當(dāng)然秒信號(hào)必須非常精確，否則時(shí)鐘會(huì)出現(xiàn)較大的誤差，所以必須對(duì)秒信號(hào)進(jìn)行測(cè)試，直至符合要求。3.2 獨(dú)立按鍵消抖模塊按鍵的閉合和釋放的瞬間，輸入的信號(hào)會(huì)有毛刺。如果不進(jìn)行消抖處理，系統(tǒng)會(huì)將這些毛刺誤以為是用戶的另一次輸入，導(dǎo)致系統(tǒng)的誤操作。本模塊的消抖電路采用的是計(jì)數(shù)法，實(shí)現(xiàn)方法是先判斷是否有按鍵按下，如果有按鍵按下則延時(shí)一段時(shí)間，待抖動(dòng)過(guò)去之后再讀鍵值，如果仍為高電平，則確定有按鍵按下，然后產(chǎn)生一個(gè)有按鍵按下的信號(hào)。該模塊有一個(gè)時(shí)鐘輸入端口，輸入的時(shí)鐘信號(hào)是分頻模塊出來(lái)的1khz的掃描信號(hào)；一個(gè)按鍵輸入端口，用于存儲(chǔ)當(dāng)前鍵值；一個(gè)輸出端口，用于輸出有按鍵按下的信號(hào)。該模塊的邏輯框圖如圖3

25、.3所示。圖3.3 去抖邏輯模塊該電路的vhdl程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity qudou isport(clk1k:in std_logic; numin:in std_logic; numout:out std_logic );end;architecture behave of qudou issignal tempnum:std_logic;signal counter:integer range 0 to 31;signal start:std_l

26、ogic;begin process(clk1k) begin if rising_edge(clk1k) then if start=0 then tempnum=0; numout=0; start=1; else if numin/=tempnum then tempnum=numin; counter=0; else if counter=31 then numout=numin; counter=0; else counter=counter+1; end if; end if; end if; end if; end process;end;這段程序的作用是實(shí)現(xiàn)按鍵消抖，原理是當(dāng)有

27、按鍵按下的時(shí)候，tempnum記錄當(dāng)前的鍵值，counte開(kāi)始計(jì)數(shù)，當(dāng)counter不為31時(shí)，內(nèi)部計(jì)數(shù)器計(jì)數(shù)，從0計(jì)數(shù)至31，當(dāng)鍵值保持31個(gè)掃描周期不變時(shí)，由numout讀出此鍵值。如果在計(jì)數(shù)不滿31時(shí)鍵值發(fā)生跳變，則說(shuō)明此鍵值只是抖動(dòng)，不讀此鍵值。一旦計(jì)數(shù)完成，抖動(dòng)已經(jīng)過(guò)去，就不會(huì)再發(fā)生重鍵現(xiàn)象了，這樣就去除了抖動(dòng)。按鍵消抖是電路的一個(gè)必要模塊，在軟件仿真時(shí)其作用可能不太明顯，但在下載后運(yùn)行調(diào)試時(shí)卻是必不可少的，由于因?yàn)槿藗冞M(jìn)行按鍵的時(shí)間不是固定的，因此消抖的時(shí)間也要視實(shí)際情況而進(jìn)行改動(dòng)，這樣才能更加符合人們的使用習(xí)慣。3.3 計(jì)數(shù)模塊設(shè)計(jì)與實(shí)現(xiàn)1秒、分計(jì)數(shù)模塊秒、分計(jì)數(shù)均為六十進(jìn)制，所

28、以只用設(shè)計(jì)一個(gè)六十進(jìn)制計(jì)數(shù)器模塊即可，其邏輯框圖如圖3.4所示。圖3.4 秒（分）計(jì)數(shù)模塊框圖輸入端口rst是異步清零信號(hào)；clk是輸入脈沖信號(hào)。dout7.0是秒（分）時(shí)鐘的輸出，高四位是十位數(shù)，低四位是個(gè)位數(shù)；co是進(jìn)位輸出端口，當(dāng)秒（分）計(jì)數(shù)到“01011001”時(shí)輸出高電平，其他時(shí)候輸出低電平。秒（分）計(jì)數(shù)模塊的程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter_60_bcd isport(rst,clk:in std_logic; dout:buffe

29、r std_logic_vector(7 downto 0); co:out std_logic);end;architecture behave of counter_60_bcd isbegin process(clk,rst) begin if rst=1then dout=00000000; co=0; else if clkevent and clk=1then if dout(7 downto 0)=01011001then dout=00000000; co=1; elsif dout(3 downto 0)=1001then dout=dout+0111; co=0; else

30、 dout=dout+1; co=0; end if; end if; end if; end process;end behave; 2小時(shí)計(jì)數(shù)模塊小時(shí)計(jì)數(shù)模塊為二十四進(jìn)制計(jì)數(shù)器，其邏輯框圖如圖3.5所示。圖3.5 時(shí)計(jì)數(shù)模塊框圖輸入端口rst是異步清零信號(hào)；clk是分脈沖輸入端口；dout7.0是小時(shí)的輸出，高四位是十位數(shù)，低四位是個(gè)位數(shù)；co是進(jìn)位輸出端口，當(dāng)時(shí)計(jì)數(shù)到“00100011”時(shí)輸出高電平，其他時(shí)候輸出低電平。時(shí)計(jì)數(shù)模塊的程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;e

31、ntity counter_24_bcd isport(rst,clk:in std_logic; dout:buffer std_logic_vector(7 downto 0); co:out std_logic);end;architecture behave of counter_24_bcd isbegin process(clk,rst) begin if rst=1then dout=00000000; co=0; else if clkevent and clk=1then if dout(7 downto 0)=00100011then dout=00000000; co=1

32、; elsif dout(3 downto 0)=1001then dout=dout+0111; co=0; else dout=dout+1; co=0; end if; end if; end if; end process;end behave; 鬧鐘和計(jì)時(shí)的時(shí)、分、秒都是使用以上計(jì)數(shù)模塊進(jìn)行顯示和存儲(chǔ)的，此方法可以節(jié)省芯片的內(nèi)部資源占用量，只用進(jìn)行簡(jiǎn)單的模塊之間的連線就可生成完整的鬧鐘模塊或是時(shí)鐘模塊。并且以上的編程方法非常節(jié)省資源，即當(dāng)個(gè)位計(jì)數(shù)至“00001001”時(shí)，下一脈沖直接加7，變成“00010000”，便完成了二進(jìn)制向十位的進(jìn)位，比十進(jìn)制轉(zhuǎn)換成十六進(jìn)制要簡(jiǎn)單的多。因?yàn)檫M(jìn)行

33、顯示時(shí)用的是二進(jìn)制代碼，使用十進(jìn)制計(jì)數(shù)雖然方便，但在進(jìn)行譯碼顯示是還要先將十進(jìn)制轉(zhuǎn)換成二進(jìn)制再進(jìn)行譯碼，很不方便，所以本設(shè)計(jì)均使用二進(jìn)制計(jì)數(shù)。3.4 鬧鐘模塊設(shè)計(jì)與實(shí)現(xiàn)本鬧鐘模塊是將存儲(chǔ)的時(shí)間與當(dāng)前時(shí)間比較，當(dāng)兩個(gè)時(shí)間相同時(shí)，輸出高電平，驅(qū)動(dòng)揚(yáng)聲器。該模塊邏輯框圖如圖3.6所示。圖3.6 鬧鐘模塊框圖鬧鐘模塊輸入為時(shí)鐘的輸出h_out7.0、m_out7.0、s_out7.0，以及存儲(chǔ)的鬧鐘時(shí)間h7.0、m7.0、s7.0；將兩個(gè)時(shí)間比較，相同時(shí)dout輸出高電平使蜂鳴器響鈴。鬧鐘模塊程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.

34、std_logic_unsigned.all;entity alarm isport(h_out,m_out,s_out,h,m,s:in std_logic_vector(7 downto 0); dout:out std_logic);end;architecture behave of alarm issignal x1:std_logic_vector(23 downto 0);signal x2:std_logic_vector(23 downto 0);begin x1=h_out&m_out&s_out; x2=h&m&s; process(x1,x2) begin if x1=

35、x2 or x1=x2-1 or x1=x2-10 then dout=1; else dout=0; end if; end process;end behave;3.5 整點(diǎn)報(bào)時(shí)模塊設(shè)計(jì)與實(shí)現(xiàn)整點(diǎn)報(bào)時(shí)的原理是當(dāng)分和秒均為0時(shí)，輸出脈沖使鬧鈴報(bào)時(shí)。本模塊設(shè)計(jì)了一個(gè)比較器，當(dāng)分和秒都為0時(shí)，鬧鐘報(bào)時(shí)；否則鬧鐘不報(bào)時(shí)。該模塊邏輯框圖如圖3.7所示。圖3.7 整點(diǎn)報(bào)時(shí)模塊框圖整點(diǎn)報(bào)時(shí)模塊輸入為分鐘的數(shù)據(jù)m7.0和秒的數(shù)據(jù)s7.0，當(dāng)m7.0和s7.0都為“00000000”時(shí)，dout輸出高電平時(shí)使鬧鐘報(bào)時(shí)。該模塊程序如下：library ieee;use ieee.std_logic_1164.

36、all;use ieee.std_logic_unsigned.all;entity timer isport(m,s:in std_logic_vector(7 downto 0); dout:out std_logic);end;architecture behave of timer issignal x:std_logic_vector(15 downto 0);begin x=m&s; process(x) begin if x=0000000000000000 or x=0000000000000001 then dout=1; else dout=0; end if; end p

37、rocess;end behave; 此整點(diǎn)報(bào)時(shí)模塊非常簡(jiǎn)單，只是一個(gè)八位比較器，當(dāng)分和秒都為0時(shí)，以上所示，驅(qū)動(dòng)蜂鳴器響2秒，也可以將蜂鳴器改成音樂(lè)片，當(dāng)整點(diǎn)時(shí)便響起音樂(lè)。還可根據(jù)需要延長(zhǎng)或縮短響鈴的時(shí)間長(zhǎng)短。3.6 動(dòng)態(tài)掃描顯示模塊設(shè)計(jì)與實(shí)現(xiàn)動(dòng)態(tài)掃描電路將計(jì)數(shù)器輸出的8421bcd碼轉(zhuǎn)換為數(shù)碼管所需要的邏輯狀態(tài)，并且輸出數(shù)碼管的片選信號(hào)和位選信號(hào)。所謂動(dòng)態(tài)掃描顯示方式是指在顯示某一位led顯示塊的數(shù)據(jù)的時(shí)候，讓其它位不顯示，然后再顯示下一位的數(shù)據(jù)，同時(shí)關(guān)閉其他顯示塊。這樣做可以使每一個(gè)顯示塊顯示與自己相對(duì)應(yīng)的數(shù)據(jù)。只要保證每一位顯示的時(shí)間間隔不要太長(zhǎng)，利用人眼的視覺(jué)暫留的現(xiàn)象，就可以造成各

38、位數(shù)據(jù)同時(shí)顯示的假象。一般每位的顯示時(shí)間大約是1-l0ms。動(dòng)態(tài)掃描邏輯框圖如圖3.8所示。圖3.8 動(dòng)態(tài)掃描顯示模塊框圖該模塊的輸入端口clk1k是頻率為1khz的掃描時(shí)鐘，故每位顯示的時(shí)間為1ms，需要掃描6個(gè)數(shù)碼管，故顯示間隔為6ms。輸入時(shí)鐘信號(hào)由分頻模塊提供；輸入端口h_out7.0、m_out7.0、s_out7.0分別為時(shí)、分、秒的顯示數(shù)據(jù)；輸出端口display0.6為動(dòng)態(tài)輸出掃描的數(shù)據(jù)；輸出端口en0.5為數(shù)碼管的片選信號(hào)。該模塊程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.

39、all;entity display isport(clk1k:in std_logic; s_out,m_out,h_out:in std_logic_vector(7 downto 0); en:out std_logic_vector(0 to 5); display:out std_logic_vector(0 to 6) );end;architecture edcoder of display issignal counter:integer range 0 to 5;signal num:std_logic_vector(3 downto 0);begin process(clk

40、1k) begin if rising_edge(clk1k)then if counter=5 then counter=0; else counteren=011111; numen=101111; numen=110111; numen=111011; numen=111101; numen=111110; numen=000000;numdisplaydisplaydisplaydisplaydisplaydisplaydisplaydisplaydisplaydisplaydisplay=0000000; end case; end if; end process;end;動(dòng)態(tài)掃描方

41、式不僅節(jié)約了大量的i/o口，而且也節(jié)約了軟件資源。因?yàn)槿绻褂妹總€(gè)數(shù)碼管單獨(dú)顯示的話，六個(gè)數(shù)管將需要68個(gè)i/o口；并且每個(gè)數(shù)碼管都需要相應(yīng)的譯碼電路模塊，很多軟件資源就被浪費(fèi)掉了。所以動(dòng)態(tài)掃描模塊是非常實(shí)用的，在后期升級(jí)時(shí)，如果需要顯示年、月、日及溫度等信息，則可將此模塊換成lcd液晶模塊，同樣非常節(jié)省i/o口，并能顯示較多的信息。4 編譯與調(diào)試4.1 編譯軟件介紹本設(shè)計(jì)使用的芯片是altera公司的max 系列cpld，因此設(shè)計(jì)的編譯和調(diào)試要使用altera公司的開(kāi)發(fā)工具quartus 。quartus 是altera公司的綜合性pld開(kāi)發(fā)軟件，支持原理圖、vhdl、veriloghdl以

42、及ahdl（altera hardware description language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌有自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整pld設(shè)計(jì)流程。是一個(gè)完全集成化、易學(xué)易用的可編程邏輯設(shè)計(jì)環(huán)境，可以在多個(gè)平臺(tái)上運(yùn)行。quartus 具有以下主要模塊：1設(shè)計(jì)輸入 quartus 軟件中的工程由所有設(shè)計(jì)文件和與設(shè)計(jì)有關(guān)的設(shè)置組成。用戶可以建立包括altera 宏功能模塊、參數(shù)化模塊庫(kù)（lpm）函數(shù)和知識(shí)產(chǎn)權(quán)函數(shù)（ip）再內(nèi)的設(shè)計(jì)。2綜合 用戶可以利用編輯器中的analysis&synthesis模塊綜合vhdl文件或verilog文件，也可以使用其他綜合工具

43、進(jìn)行綜合，然后生成edf網(wǎng)表文件或vqm文件。3仿真 利用仿真器進(jìn)行時(shí)序仿真和功能仿真?？梢苑抡嬲麄€(gè)設(shè)計(jì)，也可以仿真設(shè)計(jì)中的任何部分，還可以使用第三方仿真工具進(jìn)行仿真。4布局布線利用quartus fitter，執(zhí)行布局布線。通過(guò)analysis&synthesis建立的數(shù)據(jù)庫(kù)，將工程的邏輯和時(shí)序要求與器件的可用資源相匹配。5時(shí)序分析 利用timing analyzer對(duì)設(shè)計(jì)進(jìn)行時(shí)序分析，幫助滿足設(shè)計(jì)的時(shí)序要求。在默認(rèn)情況下，自動(dòng)生成時(shí)序信息以供分析、調(diào)試和驗(yàn)證設(shè)計(jì)的時(shí)序性能；還可以進(jìn)行最優(yōu)時(shí)序分析，提供最佳的時(shí)序結(jié)果，從而得到外部信號(hào)的時(shí)鐘至引腳的延時(shí)。4.2 編譯與仿真一般說(shuō)來(lái)，一個(gè)比較大

44、的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之問(wèn)的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是top todown（自頂向下）的設(shè)計(jì)方法。目前這種高層次的設(shè)計(jì)方法已被廣泛采用。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫(kù)的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。cpld/fpga系統(tǒng)設(shè)計(jì)的工作流程如圖4.1所示。系統(tǒng)劃分vhdl代碼或圖形方式輸入編譯器代碼級(jí)功能仿真仿真綜合庫(kù)綜合器適配前時(shí)序仿真cpld/fpga實(shí)現(xiàn)適配報(bào)告asic實(shí)現(xiàn)適配后時(shí)序仿真器件編程文件適配后仿真模型適配器圖

45、4.1 cpld/fpga系統(tǒng)設(shè)計(jì)流程前面已經(jīng)進(jìn)行了vhdl代碼輸入，在analysis&synthesis綜合器中進(jìn)行編譯和綜合正確無(wú)誤。之后進(jìn)行功能仿真和時(shí)序仿真。進(jìn)行時(shí)序仿真和功能仿真時(shí)，可以使用quartus 自帶的仿真工具，也可以使用第三方的仿真工具進(jìn)行仿真，本設(shè)計(jì)使用自帶的仿真工具，設(shè)置仿真屬性，建立波形矢量文件用于存儲(chǔ)仿真波形；選擇generate functional simulation netlist命令產(chǎn)生功能仿真網(wǎng)表文件；之后再選擇start simulation命令進(jìn)行仿真 ，仿真運(yùn)行結(jié)束后，產(chǎn)生仿真報(bào)告及輸出波形文件。使用引腳規(guī)劃器（pin planner）進(jìn)行引腳

46、分配，本設(shè)計(jì)的引腳分配圖如圖4.2所示。圖4.2 芯片引腳分配圖4.3 實(shí)現(xiàn)與布局布線各模塊均通過(guò)編譯綜合，生成相應(yīng)的編譯報(bào)告，再將各模塊連接起來(lái)在進(jìn)行總體的編譯和綜合，綜合結(jié)果的本質(zhì)是一些由與、或、非門，觸發(fā)器，ram等基本邏輯單元組成的邏輯網(wǎng)表，它與芯片的實(shí)際的配置情況還有較大差距，因此須將綜合輸出的邏輯網(wǎng)表適配到具體的cpld期間上進(jìn)行驗(yàn)證，這個(gè)過(guò)程就叫做實(shí)現(xiàn)過(guò)程。在實(shí)現(xiàn)過(guò)程中最主要的過(guò)程是布局布線（par，place and route）；所謂布局（place）是指將邏輯網(wǎng)表中的硬件原語(yǔ)或者底層單元合理地適配到cpld內(nèi)部的固有硬件結(jié)構(gòu)上；所謂布線（route）是根據(jù)布局的拓?fù)浣Y(jié)構(gòu)，利

47、用cpld內(nèi)部的各種連線資源，合理正確的連接各個(gè)元件的過(guò)程。4.4 調(diào)試與下載配置經(jīng)上述一系列的編譯、綜合、分析、驗(yàn)證后證明此設(shè)計(jì)可以正確運(yùn)行，最后的步驟就是在線調(diào)試或者將生成的配置文件寫入芯片中進(jìn)行測(cè)試。本設(shè)計(jì)采用jtag編程方式，可以進(jìn)行在系統(tǒng)的編程與調(diào)試，將jtag的四個(gè)引腳分別與cpld芯片的相應(yīng)引腳相連進(jìn)行下載驗(yàn)證和調(diào)試，jtag的四個(gè)引腳分別為tms、tck、tdi、tdo，分別為模式選擇、時(shí)鐘、數(shù)據(jù)輸入和數(shù)據(jù)輸出線。jtag與cpld的連接方式如圖4.3所示。圖4.3 cpld與jtag編程連接觀察數(shù)字鐘運(yùn)行是否正常再進(jìn)行相應(yīng)的調(diào)整，在調(diào)試中發(fā)現(xiàn)按鍵的反應(yīng)有一定的延遲，感覺(jué)是去抖

48、的掃描時(shí)間過(guò)長(zhǎng)造成的，便將去抖模塊的掃描時(shí)間減小，再下載調(diào)試發(fā)現(xiàn)此問(wèn)題解決。再不斷的進(jìn)行測(cè)試以驗(yàn)證設(shè)計(jì)是否還有瑕疵，慢慢進(jìn)行改正。本設(shè)計(jì)采用了資源豐富的可編程邏輯器件，整個(gè)設(shè)計(jì)全部vhdl來(lái)編寫，使得本系統(tǒng)的軟件系統(tǒng)很大而硬件結(jié)構(gòu)十分簡(jiǎn)單，因此在軟硬件都基本調(diào)通的情況下，系統(tǒng)的軟硬件聯(lián)調(diào)難度不是很大。在通過(guò)了quartus 軟件的編譯后，再經(jīng)功能仿真和定時(shí)分析，在確認(rèn)程序沒(méi)問(wèn)題后，直接下載到芯片進(jìn)行硬件調(diào)試，單獨(dú)調(diào)試好每一個(gè)模塊，然后再連接成一個(gè)完整的系統(tǒng)調(diào)試。調(diào)試時(shí)，使用邏輯分析儀，分析cpld輸入輸出，可以發(fā)現(xiàn)時(shí)序與仿真結(jié)果是否有出入，便于檢查電路中的故障。cpld的時(shí)鐘頻率很高，對(duì)周圍電

49、路的一定影響。我們采取了一些抗干擾措施。例如引線盡量短，減少交叉，每個(gè)芯片的電源與之間都有接有去耦電容，數(shù)字地與模擬分開(kāi)。實(shí)踐證明，這些措施對(duì)消除某些引腳上的“毛刺”及高頻噪聲起到了很好的效果5 實(shí)驗(yàn)結(jié)論與研究展望5.1 實(shí)驗(yàn)結(jié)論將設(shè)計(jì)程序下載到電路板上運(yùn)行調(diào)試后，最終結(jié)果與預(yù)期效果基本一致，時(shí)、分、秒能夠正常計(jì)數(shù)并能由控制鍵分別顯示，整點(diǎn)報(bào)時(shí)和鬧鐘響鈴功能正常。在此次的數(shù)字鐘設(shè)計(jì)過(guò)程中，更進(jìn)一步地熟悉了有關(guān)數(shù)字電路的知識(shí)和具體應(yīng)用。學(xué)會(huì)了利用quartus軟件進(jìn)行原理圖的繪制，硬件描述語(yǔ)言vhdl的編寫，程序的仿真等工作。并能根據(jù)仿真結(jié)果分析設(shè)計(jì)的存在的問(wèn)題和缺陷，從而進(jìn)行程序的調(diào)試和完善。在設(shè)計(jì)電路中，往往是先仿真后連接實(shí)物圖，但有時(shí)候仿真和電路連接并不是完全一致的，例如在對(duì)具體模塊的仿真的過(guò)程中，往往沒(méi)有考慮到整體設(shè)計(jì)的層面以及與上下模塊接口的設(shè)計(jì)。再加上器件對(duì)信號(hào)的延時(shí)等問(wèn)題，實(shí)際下載到電路板上后會(huì)出現(xiàn)一系列的問(wèn)題，因此仿真圖和電路連接圖還是有