FPGA4位全加器的設計

1、本文檔如對你有幫助，請幫忙下載支持!目錄一、設計原理0二、設計目的0三、設計內容 1四、設計步驟1五、總結與體會14位全加器設計報告一、設計原理全加器是指能進行加數、被加數和低位來的進位信號相加，并根據求和結果 給出該位的進位。4位加法器可以采用4個以為全加器級連成串行進位加法器，如下圖所示， 其中CSA為一位全加器。顯然，對于這種方式，因高位運算必須要等低位進位 來到后才能進行，因此它的延遲非?？捎^，高速運算無法勝任。A和B為加法器的輸入位串，對于4位加法器其位寬為4位，S為加法器輸 出位串，與輸入位串相同，C為進位輸入（CI）或輸出（CO）。實現代碼為：全加器真值表如下：輸入輸出XiYiC

2、i-1SiCi0000000110010100110110010101011100111111module adder4(cout,sum,i na,i nb,c in); output3:0sum;output cout;in put3:0i na,i nb;in put cin;assig n co un t,sum=ina+in b+c in;en dmodule二、設計目的熟悉ISE9.1開發(fā)環(huán)境，掌握工程的生成方法。熟悉SEED-XDTK XUPV2Pro實驗環(huán)境。了解Verilog HDL語言在FPGA中的使用。了解4位全加器的Verilog HDL語言實現。三、設計內容用Veri

3、log HDL語言設計4位全加器，進行功能仿真演示四、設計步驟1、創(chuàng)建工程及設計輸入。在E:目錄下，新建名為count8的新工程。器件族類型(Device Family)選擇“ Virtex2P”器件型號(Device)選“ XC2VP30 ff896-7 ”綜合工具(Synthesis Too)選“ XST(VHDL/Verilog) ”仿真器(Simulator)選“ ISE Simulator”下面一直next和確定。設計輸入：在源代碼窗口中單擊右鍵，在彈出的菜單中選擇“New Source” ,在彈出的對話框中選擇“ Verilog Moudle”，在右端的“ File name”中輸

4、入源文件 名adder4,下面各步單擊“ Next”按鈕。在彈出的源代碼編輯框內輸入源代碼并保存。2、功能仿真在 source窗口“ sources for” 中選擇“ Behavioral Simulation”。由“ Test Bench WaveForm”添加激勵源。點擊 Finish。出現波形激勵編輯窗口。給ina和inb賦初始值。在processes窗 口中單擊“ simulater behavioral modeI”即開始仿真，仿真結果 如下。從仿真的結果可以看出，sum=i na+i nb+ci n。仿真結果正確。3、用ChipScope進行在線調試。生成ChipScope核。代

5、碼比較簡單，這里只需要ICON和VIO兩個核即可。打開“ ChipScope pro core generator首先是生成ICON核的過程。在 output netlist 位置指向 adder4所在的路徑，在 device family 里選 virtex2p 器件。由于只用了 VIO核，所以ICON的控制端口數設置為1。KjDBiAliaOftMit4L EhM|M File Seimirp*i GanorMa HDI. EKanifila MS5wnhli Tnsr略rtdlhMQUM-hl EnMfilMA Fll*p-GeneiTle#cde *嚴血巴 Eramile Hie C

6、argac Fmwt CfnrfMr Chip之后就是就是一直確定就行，直到出現生成新的核的界面。其次就是生成VIO核的過程。在輸入輸出端口設置過程中選定異步輸入端口和異步輸出端口。異步輸入端口寬度根據sum（4位）、cout（ 1位）的總位數設定，異步輸出端口根據 ina（4位）、inb （4位）、cin （ 1位）的總位數設定。之后也是一直確定，這樣VIO核也就生成了。添加ICON核與VIO核到工程。點 擊 “ File Open ”，在 adder4 所在位 置找至U icon_xst_example.v 和 vio_xst_example.v文件并打開，將ICON和VIO核的模塊例化語

7、句加到 adder4.v 相應的位置，并進行修改，最后得到的代碼如下：module adder4（cout,sum）;output3:0 sum;output cout;wire 3:0 in a,i nb;wire cin;wire 35:0 con trolO;wire 13:0 async_in;wire 8:0 asyn c_out;icon i_ic on(.co ntrol0(c on trol0);vio i_vio(.con trol(c on trol0),.async_in(async_in),.asyn c_out(as yn c_out);assig n async_i

8、n 3:0=in a3:0;assig n async_in 7:4=in b3:0;assig n async_in 8=ci n;assig n async_in 12:9=sum3:0;assig n async_in 13=cout;assig n in a3:0=as yn c_out3:0;assig n in b3:0=as yn c_out7:4;assig n cin=asyn c_out8;assig n cout,sum=in a+i nb+ci n;en dmodulemodule icon(con trol0);output 35:0 con trol0;en dmo

9、dulemodule vio(con trol,async_in,async_out);in put35:0 con trol;in put13:0 asy nc_in;output 8:0 asyn c_out;en dmodule“adder4.v, ”在進行保存，然后在ISE里進行綜合，具體操作步驟：單擊processes窗口中雙擊 “Sy nthesize XST如果綜合沒有出錯，再實現，雙擊 “Impleme nt Design,最后生成 bit 文件，雙擊 “ Gen erate Programmi ng File”過程圖為：在ChipScope里觀測調試單擊 “adder4.v在,Processes窗 口 中選擇雙擊 “Analyze Design Using Chipscope進入ChipScope Pro Analyzer窗口，點擊圖標檢查連接情況，然后 下載bit文件。由于我們沒有板子只能做到這一步了。五、總結與體會通過這學期對FPGA應用技術的學習，我對FPGA這項技術也有了一定的了 解。最后通過這個大作業(yè)也是我對整個的設計