FPGA技術課程作業(yè)

1、1. 分析test2.v程序,完成下列各題：1） 完成程序填空。2） 畫出該代碼綜合后的電路圖。module test2 (clk,reset,in1,in2,in3,out1,out2 );input clk,reset;input in1,in2, in3 ;output out1,out2;reg out1,out2; integer temp1,temp2;always (posedge clk or posedge reset) if(reset) begin temp1 = 0; temp2 = 0;end else begin temp1 = in1 & in2;temp2 =

2、in2 | in3;endalways (posedge clk) begin out1 = temp1 & temp2; out2 = temp1 in3; endendmodule 2、分析test1.v程序，完成下列題目：1） 完成程序填空。2） 根據(jù)圖一所畫出的輸入激勵波形，編寫測試文件，仿真截圖在0到900ns時間區(qū)間里輸出端口的輸出波形。module test1(data_1,data_2,data_3,data_out1,data_out2 );input data_1,data_2,data_3;output data_out1,data_out2; task writebur

3、st ;input a,b; integer c; c = a + b;endtaskreg data_out1,data_out2;always (data_1 or data_2 or 3 )begin write(data_1,data_2,data_out1); write(data_2,data_3,data_out2);endendmodule圖一3. 根據(jù)下面的Verilog HDL代碼，畫出綜合后的電路圖。module test12(out,clk,in1,in2,in3,in4);input clk;input in1,in2,in3,in4;output out;reg o

4、ut;reg temp1,temp2;always (posedge clk)begin temp1 = in1 & in2; temp2 = temp1 | in3; out = temp2 | in4;endendmodule4. 根據(jù)圖1所示的原理圖寫出相應的Verilog HDL程序，其中DFF模塊是上升沿觸發(fā)的觸發(fā)器，編寫相應的測試程序，在ISE軟件中完成仿真，對仿真波形圖進行截圖。圖二程序：module my_moduke (clk,xin,out); input clk,xin; output out; reg out; reg temp; always(posedge clk)

5、 begin temp=xin|out; end always(posedge clk) begin out=temp; endendmodule激勵文件：initialbeginclk=0;forever #30 clk=clk;endinitial begin/ Initialize Inputsxin = 0;forever #300 xin=xin;end仿真：5. 用Verilog HDL設計一個四分頻電路，在ISE軟件中完成仿真，對仿真波形圖進行截圖。1）輸入信號：clk- 輸入時鐘 reset-同步復位信號，當reset=1b1時，系統(tǒng)輸出置零，當reset=1b0時，系統(tǒng)正常工

6、作。 2）輸出信號：clk_out -輸出信號，其頻率是輸入時鐘的四分之一module D_4div(clkin,reset_n,clkout);input clkin,reset_n; output clkout; wire in1,in2,clkin_2;reg out; reg clkout_1; assign in1=clkout_1;assign clkin_2=clkout_1; assign in2=out; assign clkout=out;always(posedge clkin) /由第一個D觸發(fā)器構成的2分頻程序；beginif(!reset_n) begin out=

7、0; clkout_1=0; end else clkout_1=in1;endalways(posedge clkin_2) /由第二個D觸發(fā)器構成的2分頻程序時鐘輸入為上面的輸出；begin if(!reset_n) out=0; else out=in2;endendmodule6.設計一個帶有異步復位控制端和時鐘使能控制端的10進制計數(shù)器。module Counter(clk,clk_key,clr,ena,cout,sel,seg);inputclk,clk_key,clr,ena; outputcout; output7:0sel,seg;assignsel=8hf0;wirecl

8、k_k;debounce_moduleU0(.CLK(clk),.RSTn(clr),.Pin_In(clk_key),.Pin_Out(clk_k);wire3:0sum;countU1(.clk(clk),.clk_k(clk_k),.clr(clr),.ena(ena),.cout(cout),.sum(sum);tubeU2(.clk(clk),.sum(sum),.seg(seg);endmodule計數(shù)模塊modulecount(clk,clk_k,clr,ena,cout,sum);inputclk,clk_k,clr,ena; outputcout; output3:0sum;

9、regcout; reg3:0sum; rega,b;always(posedgeclk)begin a=clk_k； b=a;endwirekey_posedge=(b&a)?1b1:1b0;always(posedgeclk)begin if(clr) begin cout=0； sum=0; end elseif(key_posedge&ena) begin if(sum4d9) begin sum=sum+1b1; cout=0; end else begin cout=1; sum=0; end end elsebegin cout=cout； sum=sum; endendendmodule數(shù)碼管module tube(clk,sum,seg);input clk; input 3:0sum; output 7:0seg; reg 7:0seg;always(posedge clk)begincase(sum)4d0:seg=8hc0; 4d1:seg=8hf9; 4d2:seg=8ha4; 4d3:seg=8hb0;4d4:seg=8h99; 4d5:s