FPGA—約翰遜計數(shù)器知識講解

1、精品文檔約翰遜計數(shù)器實(shí)驗(yàn)?zāi)康?、熟悉 ISE 軟件的使用；2、掌握用原理圖設(shè)計數(shù)字電路的辦法；3、掌握利用層次結(jié)構(gòu)描述法設(shè)計電路；實(shí)驗(yàn)原理1、約翰遜計數(shù)器（扭環(huán)計數(shù)器）是一種環(huán)形計數(shù)器， 其原理框圖如下所示：圖 1 約翰遜計數(shù)器原理框圖它由一個移位寄存器和一個組合反饋邏輯電路閉環(huán)構(gòu)成， 扭環(huán)計數(shù)器是將移位寄存器最后一級的輸出取反后反饋到第一級輸入端而構(gòu)成的。2、本次設(shè)計一共有八個端口：一個時鐘輸入 CLK ；三個控制輸入端：左移 控制端 LEFT 、右移控制端 RIGHT 和停止控制端 STOP，控制信號都是低電平有 效；四個計數(shù)輸出端： q（0）q（ 3）。輸入端口引腳接目標(biāo)板的四個按鍵，輸

2、出 端口引腳接目標(biāo)板的四個 LED 。三、實(shí)驗(yàn)步驟1、原理圖設(shè)計，新建工程然后用原理圖設(shè)計的方式設(shè)計約翰遜計數(shù)器。圖 2 新建原理圖工程精品文檔精品文檔圖 3 約翰遜計數(shù)器電路原理圖 畫出的電路圖如圖 3 所示。 2、對設(shè)計進(jìn)行綜合，如出現(xiàn)錯誤請按照錯誤提示進(jìn)行修改。圖 4 綜合3、添加測試文件，進(jìn)行電路仿真。圖 5 建立激勵文件精品文檔精品文檔激勵文件的設(shè)計可以分別在 stop 信號有效與無效的時候進(jìn)行左移或右移操 作，來驗(yàn)證設(shè)計的正確性。4、根據(jù)板子鎖定引腳，并生成下載文件。本次試驗(yàn)中，輸入端口 LEFT ，RIGHT ，STOP，CLK 信號分別用一個撥動 開關(guān)來產(chǎn)生，分別為端口 p20

3、,p26,p32,p54。數(shù)據(jù)輸出用 LED 燈顯示， q0q3 分別對應(yīng)端口 p22,p23,p24,p25。在實(shí)驗(yàn)板上， 撥動開關(guān)在上面是低電平， 在下面 是高電平。低電平時 LED 燈發(fā)光，高電平時不發(fā)光。生成下載文件。圖 6 生成下載文件四、實(shí)驗(yàn)結(jié)果及分析1、仿真波形：圖 7 仿真時間 0ns250ns由圖形可以看出此時 STOP 信號為低電平即無效，由于是時序仿真所以在 LEFT 信號有效后，輸出數(shù)據(jù)開始移動，并且移動正確。圖 8 仿真時間 250ns500ns 從圖中不難看出，在 STOP 信號有效時，輸出數(shù)據(jù)不變，即是停止移動精品文檔精品文檔2、結(jié)果分析：本次設(shè)計為 4 位約翰遜

4、計數(shù)器，通過仿真波形可知 LEFT 控制端控制寄存 器向左移位， RIGHT 控制端控制寄存器向右移位，并將最后一位輸出取反后輸 入到第一位。所以設(shè)計正確，在下載到板子上之后，撥動開關(guān)2、3 打到低電平，撥動開關(guān) 1 打到高電平，然后反復(fù)撥動撥動開關(guān) 4，會發(fā)現(xiàn) LED 燈依次向 左點(diǎn)亮后有依次熄滅這樣循環(huán)。所以設(shè)計結(jié)果滿足功能。五、體會這一次的實(shí)驗(yàn)讓我感到自己有很大的不足， 對 ISE 的運(yùn)用還欠缺許多， 基本 可以說是一竅不通。所以，這次實(shí)驗(yàn)以后還要花大量的時間在 FPGA 的學(xué)習(xí)上， 希望可以從中學(xué)習(xí)到很多的東西。同時通過這個簡單的實(shí)驗(yàn)， 讓我感受到了數(shù)字電路設(shè)計的魅力， 這將是不同 于

5、以往單片機(jī)編程的一種體驗(yàn)。六、附件1、激勵文件：timescale 1ns / 1psmodule jc2_jc2_sch_tb();/ Inputsreg LEFT;reg RIGHT;reg STOP;reg CLK;/ Outputwire 3:0 q;/ Bidirs/ Instantiate the UUTjc2 UUT (.LEFT(LEFT),.RIGHT(RIGHT),.STOP(STOP),精品文檔精品文檔.CLK(CLK),.q(q);/ Initialize Inputs initialbeginCLK = 0; forever #10 CLK = CLK;endinitialbeginLEFT = 0; RIGHT = 1; STOP = 1; #100 LEFT = 1; RIGHT = 0; STOP = 1;#100 LEFT = 0; RIGHT = 1; STOP = 0; #100 LEFT = 1; RIGHT = 0; STOP = 0; #100 $stop;endendmodule2、引腳鎖定net LEFT loc = p20;net RIGHT loc = p26;net STOP loc = p32;net CLK loc = p54;net q0 loc = p22;