EDA實(shí)驗(yàn)報(bào)告二

1、實(shí)驗(yàn)二：一位全加器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、了解和學(xué)習(xí)Quartus II 7.2 軟件設(shè)計(jì)平臺(tái)。2、了解EDA的設(shè)計(jì)過(guò)程。3、通過(guò)實(shí)例，學(xué)習(xí)和掌握 Quartus II 7.2 平臺(tái)下的文本輸入法。4、學(xué)習(xí)和掌握全加器的設(shè)計(jì)原理。5、初步掌握該實(shí)驗(yàn)的軟件仿真過(guò)程。二、實(shí)驗(yàn)儀器PC機(jī)，操作系統(tǒng)為 Windows7，本課程所用系統(tǒng)均為 Windows7 （下同），Quartus II 7.2 設(shè)計(jì)平臺(tái)。三、實(shí)驗(yàn)步驟1、創(chuàng)建工程，在 File菜單中選擇 New Project Wizard，彈出對(duì)話(huà)框如下圖所示hev/ Project Wizard: Directory, Nveg Top-Leve

2、Entity page 1 of 5Whal i$ ths working directoty for this pcojeel?D ADevelop Vquartus Vqua ilusAtiirALaddE 門(mén)What is the narre of this project? |f adder1What is the nanne of the top-level design entity for this project? This name i$ case sensitive and must ewdclly mdteh the entity name in the design f

3、ile.f addedUse Exisling Rrojecl Settings . Baek | Finish | 取消在這個(gè)窗口中第一行為工程保存路徑，第二行為工程名，第三行為頂層文件實(shí) 體名，和工程名一樣。2、新建設(shè)計(jì)文本文件，在file中選擇new，出現(xiàn)如下對(duì)話(huà)框:選擇VHDL File點(diǎn)擊OK 2、文本輸入，在文本中輸入如下程序代碼:library ieee;use ieee.stdo gic_1164.all;ENTITY xor31 isport (a,b,ci n:in stdo gic;sum:out std_logic);end xor31;ARCHITECTURE d1

4、OF xor31 isbeg insum=a xor b xor cin;library ieee;use ieee.stdo gic_1164.all;ENTITY and21 isport (a,b:in stdo gic;c:out stdo gic);end an d21;ARCHITECTURE d2 OF an d21 isbeg inc=a and b;end d2;library ieee;use ieee.stdo gic_1164.all;ENTITY or31 isport (s1,s2,s3:in stdogic;y:out stdo gic);end or31;ARC

5、HITECTURE d3 OF or31 isbeg inySet as Top-levelEn tityCtrl+Shift+J接下來(lái)進(jìn)行編譯，點(diǎn)擊 process in g-StartCompilatio n，見(jiàn)下5、仿真驗(yàn)證，打開(kāi)波形編輯器，新建一個(gè)波形仿真文件，如下圖:New據(jù)Device Design Fites uther FilesAHDL Include FieBlock Symtal FileChain Description FileHeKadacimal (Intel-Format) FileIri-SjjsteiriSources rdRrobe? Editor Fil

6、e Logic Analyzer I nterface FiteMemory Inihaization FileSignlTap II Lopic Areer FileSiinopsys Design Constraints FileT d Script Fie Text FileVector Waveform FileDKCancel然后選擇菜單“ View ” f “Utility ” “ Node Finder ”出現(xiàn)如下對(duì)話(huà)框，在“ Filter ”中選擇“ Pins : all”,再點(diǎn)擊“ List ”即在下邊的“ Node Fou nd ”框中出現(xiàn)本設(shè)計(jì)項(xiàng)目中所有端口引腳列表，從端

7、口列表中選擇所需要的，并逐個(gè)拖到波形編輯器窗口中。接下來(lái)編輯輸入信號(hào)波形，如下圖所示:設(shè)置仿真時(shí)間區(qū)域，選擇菜單“Editf“ End TimeEnd TimeT mne: 1.0Default CMtensicin options:Entension values Last clock, pattei nEnd time extension per signal:Signal NameDirectionRadiwExtension valueaInputBinavD對(duì)ailt extension valuebInputBinaryDefault extension vduecinInputBinaryDefault extension valueccmjIOU putOmaryDeiaLilt extension valuesum3 put.BinatyD&fault extension valueOIC I CancelI然后將編輯好的信號(hào)波形保存，點(diǎn)擊波形仿真，仿真結(jié)果如下圖所示:tflQO ns(* P-tiieiSlji.Mlastbi I m e E 弐*0,9 HFflfl Q m4it6、選擇菜單“ Tools ” Netlist Viewe