程序?qū)嵗?：MFSK調(diào)制VHDL程序及仿真解析

1、MFSK調(diào)制x的2位寄存器MFSK調(diào)制VHDL程序及仿真-文件名:PL_MFSK-功能:基于VHDL硬件描述語言，完成對基帶信號-說明:這里MFSK的M為4-最后修改日期：2004213 library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_ un sig ned.all;en tity PL_MFSK isport(clk :in stdo gic;-系統(tǒng)時鐘 start :in stdo gic;-開始調(diào)制信號 x :in std_logic;-基帶信號 y :out

2、 std_logic;-調(diào)制信號 end PL_MFSK;architecture behav of PL_MFSK issig nal q :in teger r a nge 0 t o 15;-計數(shù)器sig nal f :stdo gic_vector(3 dow nto 0;-分頻器sig nal xx:stdo gic_vector(1 dow nto 0;-寄存輸入信 signal yy:std_logic_vector(1 downto 0;-寄存 xx 信號的寄存器begi nprocess(clk -此進程過對clk進行分頻，得到4種載波信號f3、f2、fl、fO。begi n

3、if clkevent and clk=1 thenif start=0 then f=0000;elsif f=1111 then f=0000;else fv=f+1;end if;end if;end process;process(clk -對輸入的基帶信號x進行串/并轉(zhuǎn)換，得到2位并行信號的yy beginif clkevent and clk=1 thenif start=0 then q=0;elsif q=0 the n qv=1;xx(1=x;yyv=xx;elsif q=8 the n qv=9;xx(0=x;else q=q+1;end if;end if; end pr

4、ocess;process(clk,yy -此進程完成對輸入基帶信號 x的MFSK調(diào)制beginif clkevent and clk=1 thenif start=0 then y=0; - if語句完成2位碼并行碼到4種載波的選通 elsif yy=00 then y=not f(3;elsif yy=01 then y=not f(2;elsif yy=10 then y=not f(1;else yv=not f(0;end if;end if;end process;end behav;3. MFSK調(diào)制VHDL程序仿真圖及注釋MFSK調(diào)制VHDL程序仿真圖及注釋如圖8.13.4所示

5、Name:ValulFiTTLelkPtstart14K04抄f4抄qD 10 抄KXB 10 峻抄yyB 10y14(aMFSK 調(diào)Name:Valuelkstart1X0 Jdjz f刖qD 10 抄XXB 10 曲yyB 10p y11 Ous2.Ous3.Ous4.Ous5.0us6.Ous7.0iII刪唧BN咂刪刪唧唄測刪刪當(dāng)引a件為高電平時進行MFSK制1011001001001010001010雇4位分頻器，其權(quán)位從高到低依知寸應(yīng)載波f3、仏f1和)當(dāng)冃時，完戰(zhàn)輸入信號與中間信號的串併轉(zhuǎn)換IWLWW3 G 10(3VHDL程序仿真全圖1 .Ous2.Ous1010 )(00)( :niwfl G 3 fl f13.Ous4 Ous5.Ousf3 f1E.Ous7.0i儷咖呱刪唄呱顧呱唧測刪II刪側(cè)當(dāng)starts高電平時，進行MFSKi制1011001001001010001010躍4位分頻需其權(quán)位從高到低依次對應(yīng)載波俁佟f|和10eFT前T何(io 何山何f當(dāng)q=1時，完成輸入信號與中間信號的知并轉(zhuǎn)換100010XwnrLruiMRMW0 io 了 門廠如x io x 山)rIWUWW10008G10BnGQf1f1 G fl注:中間信號yy與輸出調(diào)制信號y的對應(yīng)關(guān)系：“00” =f3; “01” =f