基于Verilog-HDL的數(shù)字密碼鎖的設(shè)計(jì)

1、 成績(jī)課程設(shè)計(jì)報(bào)告題 目：基于Verilog HDL的數(shù)字密碼鎖 的設(shè)計(jì) 學(xué)生姓名： 江留勝 學(xué)生學(xué)號(hào)： 系 別： 電氣信息工程學(xué)院 專 業(yè)： 電子信息工程 屆 別： 2013屆 指導(dǎo)教師： 馬立憲 基于Verilog HDL的數(shù)字密碼鎖的設(shè)計(jì) 學(xué) 生：江留勝指導(dǎo)教師：馬立憲電氣信息工程學(xué)院 電子信息工程1課程設(shè)計(jì)的任務(wù)與要求1.1 課程設(shè)計(jì)的任務(wù)設(shè)計(jì)一個(gè)6位的數(shù)字密碼鎖，利用Verilog HDL語言來實(shí)現(xiàn)，并使用Quartus進(jìn)行仿真與調(diào)試。1.2 課程設(shè)計(jì)的要求設(shè)計(jì)一個(gè)簡(jiǎn)單的數(shù)字密碼鎖，密碼為6位，其功能：1、在內(nèi)部設(shè)置密碼，其密碼用6位十進(jìn)制數(shù)表示。2、輸入密碼時(shí)，每次輸入一位數(shù)，輸入

2、后按#進(jìn)行確認(rèn)。3、當(dāng)輸入的密碼順序與設(shè)置的密碼一致時(shí)，密碼鎖打開，否則，則報(bào)警。4、具有重置密碼的功能。輸入密碼正確后按*號(hào)鍵輸入要重的密碼，按#號(hào)鍵確認(rèn)密碼的重置，連續(xù)輸入兩次，則密碼重置成功。使用Verilog HDL語言編寫密碼鎖的開鎖過程的程序，并借助Quartus軟件對(duì)其進(jìn)行仿真，觀察實(shí)驗(yàn)波形。1.3 課程設(shè)計(jì)的研究基礎(chǔ)（設(shè)計(jì)所用的基礎(chǔ)理論）密碼鎖就是要有一定的自我保護(hù)功能，并且能夠定時(shí)更新防止破譯的危險(xiǎn)。密碼鎖控制器是硬件與軟件的結(jié)合。Verilog HDL是一種優(yōu)秀的硬件描述語言，它與C語言有許多相似之處，并繼承和借鑒了C語言的多種操作符和語法結(jié)構(gòu)，有C語言基礎(chǔ)的人很快就能夠?qū)W

3、習(xí)并使用該語言。在本次計(jì)中，系統(tǒng)開發(fā)平臺(tái)為Quartus。Quartus界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的EDA軟件。在Quartus上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。在本次設(shè)計(jì)中，采用的硬件描述語言是Verilog HDL。Verilog HDL也是目前應(yīng)用最為廣泛的硬件描述語言，并被IEEE采納為IEEE#1064-1995標(biāo)準(zhǔn)。Verilog HDL可以用來進(jìn)行各種層次的邏輯設(shè)計(jì)，也可以進(jìn)行數(shù)字系統(tǒng)的邏輯綜合、仿真驗(yàn)證和時(shí)序分析。Verilog HDL適合算法級(jí)（

4、Algorithm）、寄存器傳輸級(jí)（RTL）邏輯級(jí)（Logic）、門級(jí)（Gate）和版圖級(jí)（Layout）等各個(gè)層次的電路設(shè)計(jì)和描述。使設(shè)計(jì)者在進(jìn)行電路設(shè)計(jì)時(shí)不必過多考慮工藝實(shí)現(xiàn)的具體細(xì)節(jié)，Verilog HDL只需要根據(jù)系統(tǒng)設(shè)計(jì)的要求施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路。利用計(jì)算機(jī)的強(qiáng)大功能，在EDA工具的支持下，把邏輯驗(yàn)證與具體工藝庫(kù)相匹配，將布線及延遲計(jì)算分成不同的階段來實(shí)現(xiàn)，減少了設(shè)計(jì)者的繁重勞動(dòng)。2 數(shù)字密碼鎖系統(tǒng)方案制定2.1 方案提出（以方框圖模塊化設(shè)計(jì)的形式給出至少2個(gè)方案，并簡(jiǎn)要說明）設(shè)計(jì)方案一： 采用數(shù)字電路控制，用以CMOS構(gòu)成的數(shù)字邏輯電路作為密碼鎖的控制核心，用ve

5、rilog HDL硬件描述語言來進(jìn)行仿真。設(shè)計(jì)一個(gè)簡(jiǎn)單的數(shù)字密碼鎖，密碼為6位，其功能：在內(nèi)部設(shè)置密碼，其密碼用6位十進(jìn)制數(shù)表示。輸入密碼時(shí)，每次輸入一位數(shù)，輸入后并進(jìn)行確定。若輸入密碼位與對(duì)應(yīng)位相同，則通過并繼續(xù)輸入密碼，直至輸入結(jié)束，最后開鎖。若有一位與對(duì)應(yīng)密碼位不同則報(bào)警，結(jié)束輸入，若要開鎖需重新輸入。其流程圖如下：輸入：數(shù)值09n=1輸入一位并確認(rèn)與內(nèi)置密碼一致報(bào)警n+1=6結(jié)束是開鎖成功否是否開鎖失敗 方案一的流程圖方案二：采用以AT89C51單片機(jī)為核心控制的方案。能完成開鎖，修改密碼，密碼錯(cuò)誤報(bào)警，LCD顯示密碼等基本的密碼鎖功能。其主要具有如下功能： （1）密碼通過鍵盤輸入，若

6、密碼正確，則將鎖打開。 （2）報(bào)警功能。密碼輸入錯(cuò)誤密碼則蜂鳴器發(fā)出報(bào)警。 （3）可以進(jìn)行密碼的重置。方案二的框圖2.2 方案比較基于單片機(jī)的實(shí)現(xiàn)方案原理復(fù)雜，調(diào)試比較麻煩，所用到的器件比較多，而用數(shù)字電路的實(shí)現(xiàn)過程相對(duì)而言比較簡(jiǎn)單，軟件易于實(shí)現(xiàn)，容易調(diào)試。2.3 方案論證隨著社會(huì)物質(zhì)財(cái)富的日益增長(zhǎng)，安全防盜已成為全社會(huì)關(guān)注的問題?；贓DA技術(shù)設(shè)計(jì)的電子密碼鎖，以其價(jià)格便宜、安全可靠、使用方便，受到了人們的普遍關(guān)注。而以現(xiàn)場(chǎng)可編程邏輯器件(FPGA)為設(shè)計(jì)載體，以硬件描述語言(VHDE)為主要表達(dá)方式，以Quartus開發(fā)軟件和GW48EDA開發(fā)系統(tǒng)為設(shè)計(jì)工具設(shè)計(jì)的電子密碼鎖，由于其能夠?qū)崿F(xiàn)

7、數(shù)碼輸入、數(shù)碼清除、密碼解除、密碼更改、密碼上鎖和密碼解除等功能，因此，能夠滿足社會(huì)對(duì)安全防盜的要求。2.4 方案選擇綜合以上情況，本次設(shè)計(jì)采用第一種方案。3 數(shù)字密碼鎖系統(tǒng)方案設(shè)計(jì)3.1各單元模塊功能介紹及電路設(shè)計(jì)1、密碼重置模塊：該電路的的具體功能是：輸入密碼正確后按*號(hào)鍵輸入要設(shè)置和更改的密碼，按#號(hào)鍵確認(rèn)密碼設(shè)置與更改，連續(xù)輸入兩次，則密碼設(shè)置成功。按要求，該部分要用到I2C總線E2PROM 器件AT24C08。它的容量為10248（8Kbytes），支持2.7V5.5V工作電壓。當(dāng)工作電壓為5V的時(shí)候，其接口速度可以達(dá)到400kHz。實(shí)驗(yàn)箱上的供電為3.3V，所以其接口速度最高只能達(dá)

8、到100kHz。AT24C08與外部的I/O接口引腳連接電路如圖所示。在本系統(tǒng)中I2CSCL、I2CSDA分別與FPGA連接。AT24C08與外部的I/O接口引腳連接電路2、鍵盤輸入模塊：鍵盤掃描過程：在本系統(tǒng)中采用34的鍵盤，因此要識(shí)別按鍵，只需要知道是哪一行和哪一列即可，為了完成這一識(shí)別過程，我們的思想是，首先固定輸出3行為高電平，然后輸出4列為低電平，在讀入輸出的3行的值，通常高電平會(huì)被低電平拉低，如果讀入的3行均為高電平，那么肯定沒有按鍵按下，否則，如果讀入的3行有一位為低電平，那么對(duì)應(yīng)的該行肯定有一個(gè)按鍵按下，這樣便可以獲取到按鍵的行值。同理，獲取列值也是如此，先輸出4列為高電平，然

9、后在輸出3行為低電平，再讀入列值，如果其中有哪一位為低電平，那么肯定對(duì)應(yīng)的那一列有按鍵按下。本實(shí)驗(yàn)箱上的34矩陣鍵盤的電路原理如圖所示。34矩陣鍵盤電路原理圖3、報(bào)警電路：根據(jù)設(shè)計(jì)要求，當(dāng)密碼輸入連續(xù)三次錯(cuò)誤，則報(bào)警電路連通，其中報(bào)警聲要求為高聲2.5KHz，低聲1.25KHz交替報(bào)警，交替周期為1s（1Hz時(shí)鐘，需要對(duì)系統(tǒng)時(shí)鐘進(jìn)行10K分頻）。在整個(gè)試驗(yàn)平臺(tái)的下方有兩組跳線，位于左邊的一組跳線用來選取喇叭的聲源信號(hào)。當(dāng)跳線位于左邊的時(shí)候喇叭的聲源來自FPGA，位于右邊時(shí)聲源來自AIC23模塊的輸入信號(hào)。位于右邊的一組跳線用來控制喇叭的開關(guān)，當(dāng)跳線位于左邊時(shí)喇叭為開的狀態(tài)，位于右邊時(shí)為關(guān)的狀態(tài)

10、。要使喇叭發(fā)聲請(qǐng)確認(rèn)喇叭處于開的狀態(tài)，并且聲源是信號(hào)輸入。揚(yáng)聲器（喇叭）電路圖如圖所示：揚(yáng)聲器電路圖4、密碼鎖處理單元電路如下圖為處理單元邏輯結(jié)構(gòu)圖由6位的撥動(dòng)開關(guān)設(shè)置的數(shù)碼作為6選1多路選擇器的數(shù)據(jù)輸入，3位二進(jìn)制計(jì)數(shù)器的輸出作為多路選擇器的選擇數(shù)據(jù)輸入。多路選擇器的輸出與BIT開關(guān)產(chǎn)生的數(shù)碼相比較，兩者相同時(shí)輸出B為1，不同時(shí)為0.。復(fù)位后，控制單元發(fā)出CLR命令使計(jì)數(shù)器清零，在控制信號(hào)的作用下，多路選擇器的輸入數(shù)據(jù)從低位到高位逐位被選擇出來?？刂茊卧鶕?jù)處理電路反饋回來的狀態(tài)信息，獲得各次比較的結(jié)果。開鎖密碼位數(shù)的確定由比較器完成，當(dāng)輸入數(shù)碼的位數(shù)為8位時(shí)，比較器輸出M為1，否則為0。處

11、理單元邏輯結(jié)構(gòu)圖5、密碼鎖控制模塊控制器實(shí)際上是一個(gè)有限狀態(tài)機(jī),下圖為它的狀態(tài)流程圖。 它一共有六個(gè)狀態(tài): 準(zhǔn)備狀態(tài) S0、密碼輸入狀態(tài) S1、密碼設(shè)置狀態(tài) S2、確認(rèn)狀態(tài) S3、開鎖狀態(tài) S4和報(bào)警狀態(tài) S5。報(bào) 警OPEN準(zhǔn) 備確 認(rèn)BTRYREAD READ準(zhǔn)備狀態(tài)S0:系統(tǒng)開鎖、報(bào)警或上電后進(jìn)入準(zhǔn)備狀態(tài),這時(shí)系統(tǒng)不接收除READY信號(hào)外的任何輸入信號(hào)。 密碼輸入狀態(tài)S1:在該狀態(tài)下,如果按下“READY”則保持該狀態(tài)不變;如果按下“OK”和“OPEN”則轉(zhuǎn)到報(bào)警狀態(tài);如果有數(shù)據(jù)輸入,則控制器輸入一個(gè)DATA- IN 信號(hào),輸出RD 和CNP1 信號(hào),從RAM中讀取密碼進(jìn)行比較,同時(shí)使計(jì)

12、數(shù)器加1 ；檢查計(jì)數(shù)是否計(jì)數(shù)到100 ,若CNTe1 有效,表示已經(jīng)接收到四個(gè)正確的密碼,可以轉(zhuǎn)入下一個(gè)狀態(tài),否則返回本狀態(tài),繼續(xù)接收其它密碼。 檢查Dep信號(hào)狀態(tài),Dep=1則密碼正確,進(jìn)入確認(rèn)狀態(tài),反之則輸出CNP2 信號(hào)進(jìn)入報(bào)警狀態(tài);如果仍然有數(shù)據(jù)輸入,則說明輸入密碼錯(cuò)誤,則輸出CNP2 信號(hào)進(jìn)入報(bào)警狀態(tài)。密碼設(shè)置狀態(tài)S2:在確認(rèn)狀態(tài)下按“SET”鍵進(jìn)入該狀態(tài),EN 信號(hào)有效。該狀態(tài)首先由控制器發(fā)RESET-CNT信號(hào);檢查是否有數(shù)據(jù)輸入,如果沒有則等待;若有數(shù)據(jù)輸入,控制器則輸出WR 和CNP1信號(hào),向RAM發(fā)出信號(hào),并使計(jì)數(shù)器加1 ,檢查計(jì)數(shù)器是否計(jì)數(shù)到100 ,若CNTe1有效,表

13、示已經(jīng)接收到四個(gè)正確的密碼,進(jìn)入確認(rèn)狀態(tài),否則返回本狀態(tài),繼續(xù)接收其它密碼。 確認(rèn)狀態(tài)S3:輸入密碼正確后進(jìn)入該狀態(tài)。密碼輸入得到確認(rèn)才可以進(jìn)入開鎖狀態(tài),密碼設(shè)置完畢后,只有得到確認(rèn)才可生效,并返回準(zhǔn)備狀態(tài)。 開鎖狀態(tài)S4:輸入密碼確認(rèn)后進(jìn)入該狀態(tài),此時(shí)按“OPEN”鍵,控制器便發(fā)出SLT信號(hào)開鎖并返回到準(zhǔn)備狀態(tài)。 報(bào)警狀態(tài) S5:每次進(jìn)入該狀態(tài)首先檢查計(jì)數(shù)器 2 是否計(jì)數(shù)到 01。若輸入錯(cuò)誤,則 CNTe2 有效,控制器輸出 SLB 信號(hào),報(bào)警電路報(bào)警。3.2電路參數(shù)的計(jì)算及元器件的選擇I2C總線E2PROM 器件AT24C08實(shí)驗(yàn)箱供電電源5V導(dǎo)線若干鍵盤按鍵與編碼的對(duì)應(yīng)表編碼000000

14、010010001101000101按鍵字符012345編碼011001111000100110101011按鍵字符6789#*控制狀態(tài)轉(zhuǎn)換表3.3 特殊器件的介紹通常在一個(gè)鍵盤中使用了一個(gè)瞬時(shí)接觸開關(guān)，并且用如圖2 所示的簡(jiǎn)單電路，微處理器可以容易地檢測(cè)到閉合。當(dāng)開關(guān)打開時(shí)，通過處理器的I/O口的一個(gè)上拉電阻提供邏輯1；當(dāng)開關(guān)閉合時(shí)，處理器的I/O 口的輸入將被拉低得到邏輯0。圖2 簡(jiǎn)單鍵盤電路但是開關(guān)并不完善，因?yàn)楫?dāng)它們被按下或者被釋放時(shí)，并不能夠產(chǎn)生一個(gè)明確的1 或者0。盡管觸點(diǎn)可能看起來穩(wěn)定而且很快地閉合，但與微處理器快速的運(yùn)行速度相比，這種動(dòng)作是比較慢的。當(dāng)觸點(diǎn)閉合時(shí)，其彈起就像一個(gè)

15、球。彈起效果將產(chǎn)生如圖3 所示的好幾個(gè)脈沖。彈起的持續(xù)時(shí)間通常將維持在5ms30ms 之間。如果需要多個(gè)鍵，則可以將每個(gè)開關(guān)連接到微處理器上它自己的輸入端口。然而，當(dāng)開關(guān)的數(shù)目增加時(shí)，這種方法將很快使用完所有的輸入端口。圖3 按鍵抖動(dòng)鍵盤上陣列這些開關(guān)最有效的方法（當(dāng)需要5個(gè)以上的鍵時(shí)）就形成了一個(gè)如圖4所示的二維矩陣。當(dāng)行和列的數(shù)目一樣多時(shí)，也就是方型的矩陣，將產(chǎn)生一個(gè)最優(yōu)化的布列方式（I/O端被連接的時(shí)候）。一個(gè)瞬時(shí)接觸開關(guān)（按鈕）放置在每一行與線一列的交叉點(diǎn)。矩陣所需的鍵的數(shù)目顯然根據(jù)應(yīng)用程序而不同。每一行由一個(gè)輸出端口的一位驅(qū)動(dòng)，而每一列由一個(gè)電阻器上拉且供給輸入端口一位。 圖43.4

16、 系統(tǒng)整體電路圖1、系統(tǒng)電路組成：密碼鎖處理電路密碼鎖控制電路鍵盤輸入電路報(bào)警電路密碼重置電路2、密碼鎖的系統(tǒng)結(jié)構(gòu)框圖：數(shù)值比較器數(shù)位比較器密碼設(shè)定清零BCD碼修改器計(jì)數(shù)器C3計(jì)數(shù)器C2計(jì)數(shù)器C1控制器處理器AlterOpenMBOutResetResetCpBM處理器1處理器201231開鎖984567ErrorOk4 數(shù)字密碼鎖系統(tǒng)仿真和調(diào)試4.1 仿真軟件介紹Quartus II 是Altera公司的綜合性PLD/FPGA開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有

17、的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。 Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。 此外，Quartus II 通過和DSP Builder工具與Matlab/Simul

18、ink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。 Maxplus II 作為Altera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前Altera已經(jīng)停止了對(duì)Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計(jì)輔助工具，集成了SOPC和HardCopy設(shè)計(jì)流程，并且繼承

19、了Maxplus II 友好的圖形界面及簡(jiǎn)便的使用方法。 Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。 4.2 系統(tǒng)仿真實(shí)現(xiàn)設(shè)計(jì)程序：module Lock_RTL(OPEN,ERROR,nRESET,TRY,READ,BIT,CLK);input nRESET,TRY,READ,BIT,CLK;output OPEN,ERROR;reg OPEN,ERROR;wire nRESET,TRY,READ,BIT,CLK;parameter S0=6b, S1=6b, S2=6b, S3=6b, S4=6

20、b, S5=6b;parameter password=8b;reg 5:0CurrentState,NextState;reg nCLR,CNT;wire B,M;reg 2;0Q;wire A2,A1,A0;wire 7:0D;reg Mux_out;always (posedge CLK or negedge nRESET)begin: stateregif (nRESET)begin CurrentState=S0;nCLR=1b0;endelse begin CurrentState=Nextstate;nCLR=1b1;endend/ stateregalways (BIT or

21、READ or TRY or B or M or CurrentState)begin:fsmOPEN=1b0;ERROR=1b0;CNT=1b0;case(CurrentState)S0:begin NextState=S1;endS1:begin CNT=(TRY&READ=1b1); if(TRY) NextState=S5; else if(READ) NextState=S1; else if(B)NextState=S5;else if(M) NextState=S2; else NextState=S3;endS2:beginif (READ) =S5;else if(READ)

22、 NextState=S2;else NextState=S4;endS3:beginNestState=S1;endS4:beginOPEN=1b1;NextState=S4;endS5:beginERROR=1b1;NextState=S5;enddefault:NextState=S0;endcaseendalways (posedge CLK or negedge nCLR)begin:counterif (nCLR) Q=3b000;else if(CNT=1b1)Q=Q+1b1;else Q=Q;endassign M=(Q=3b111);assignA2,A1,A0=Q;assi

23、gn D=password;always (A2 or A1 or A0 or D)begin : Muxltiplexercase(A2,A1,A0)3d0:Mux_out=D0;3d1:Mux_out=D1;3d2:Mux_out=D2;3d3:Mux_out=D3;3d4:Mux_out=D4;3d5:Mux_out=D5;endcaseendassign B=( Mux_outBIT);endmodule4.3 系統(tǒng)測(cè)試（要求測(cè)試環(huán)境、測(cè)試儀器、測(cè)量數(shù)據(jù)）測(cè)試環(huán)境：Windows操作系統(tǒng)、Quartus開發(fā)平臺(tái)測(cè)試儀器：EDA實(shí)驗(yàn)箱、Quartus軟件下的仿真仿真時(shí)序圖：正確開鎖的時(shí)序

24、圖錯(cuò)誤開鎖的時(shí)序4.4 數(shù)據(jù)分析（對(duì)比系統(tǒng)功能及參數(shù)與設(shè)計(jì)要求是否相符）由系統(tǒng)的時(shí)序仿真圖可以看出，當(dāng)我們輸入的密碼數(shù)字和系統(tǒng)原始預(yù)設(shè)的密碼順序一樣時(shí)，我們所設(shè)計(jì)的密碼鎖可以正確開鎖，而當(dāng)輸入密碼與原始預(yù)置密碼不一樣時(shí)，系統(tǒng)將發(fā)出警報(bào)，無法進(jìn)行開鎖，因此我們所設(shè)計(jì)的系統(tǒng)達(dá)到了設(shè)計(jì)的要求。5 總結(jié)5.1 設(shè)計(jì)小結(jié)本次設(shè)計(jì)是以FPGA 為設(shè)計(jì)載體，以硬件描述語言 Verilog HDL為主要表達(dá)方式，以 Quartus開發(fā)軟件和GW48EDA開發(fā)系統(tǒng)為設(shè)計(jì)工具，設(shè)計(jì)了一種具有密碼輸入、密碼重置、正確開鎖和錯(cuò)誤報(bào)警等功能的電子密碼鎖。同時(shí)闡述電子密碼鎖的工作原理和軟硬件實(shí)現(xiàn)方法，在Quartus環(huán)境

25、下進(jìn)行電路的模擬仿真，反饋結(jié)果可以驗(yàn)證程序設(shè)計(jì)的可行性與可靠性，對(duì)該電子密碼鎖進(jìn)行時(shí)序仿真和硬件驗(yàn)證的結(jié)果表明：該電路能夠?qū)崿F(xiàn)所要求的功能。設(shè)計(jì)的密碼鎖控制器設(shè)置的是六位密碼，在系統(tǒng)復(fù)位后，用戶按鍵6次，輸入一個(gè)完整的密碼串，輸入完后，系統(tǒng)會(huì)進(jìn)行比對(duì)，如果發(fā)現(xiàn)密碼吻合，則開門，否則系統(tǒng)報(bào)警，直到輸入正確的密碼，報(bào)警聲停止。這樣的設(shè)計(jì)可以很好的滿足人們的日常需求。同時(shí)，密碼鎖還具有密碼修改功能，方便操作，使得密碼鎖的使用更加安全、便捷。5.2 收獲體會(huì)在軟件、硬件設(shè)計(jì)和仿真過程中遇到不少問題，但最終還是把它們解決了，使得設(shè)計(jì)符合要求。除了自己思考設(shè)計(jì)之外，這與和本組成員的同心協(xié)力的合作與討論是分不開的的。相互的探討使得我們的思路更加開闊，解決問題的辦法也更多。總之，此次課程設(shè)計(jì)讓我收益良多，同時(shí)因?yàn)橛辛藢?shí)踐操作，對(duì)基于VerilogHDL的現(xiàn)代數(shù)字電路與系統(tǒng)課程