第3章 Altera FPGA開發(fā)流程

1、o 3.1 Quartus II 軟件功能與特點 o 3.2 Quartus II 軟件安裝與授權(quán) o 3.3 Quartus II 軟件用戶界面 o 3.4 Quartus II 軟件開發(fā)流程 o 3.5 Quartus II 實例講解 o 3.5.1 設計輸入 o 3.5.2 設計綜合 o 3.5.3 布局布線 o 3.5.4 仿真 o 3.5.5 編程與配置 o 3.6 Altera 的IP工具 o 3.6.1 IP的概念和Altera的IP o 3.6.2 使用Altera的基本宏功能 o 3.6.3 使用Altera的IP核 o QuartusII是Altera公司繼MAX+PLUS

2、 II后的新一代 PLD開發(fā)軟件，適合大規(guī)模FPGA的開發(fā)，它包含 FPGA設計流程中所有工具和第三方軟件接口。通過 使用該工具用戶可開發(fā)和管理自己的設計。 o Quartus II提供完整的多平臺設計環(huán)境，能夠直接 滿足特定需要，為SOPC提供全面的設計環(huán)境。 o QuartusII軟件包含有FPGA和CPLD所有的設計階段 的解決方案。 o 支持多時鐘定時分析、LogicLock 基于塊的設計、 SOPC（單芯片可編程系統(tǒng)），內(nèi)嵌SignalTap II邏 輯分析儀、功率評估器等高級工具 o 易于管腳分配和時序約束 o 強大的 HDL 綜合能力 o 包含 MAX+PLUS II的 GUI，

3、易于 MAX+PLUS II 的工程平穩(wěn)過渡到 Quartus II 開發(fā)環(huán)境 o 對于 Fmax 的設計具有很好的效果 o 支持 Windows、Solaris、Hpux、Linux 等多種操 作系統(tǒng) o 第三方工具如綜合、仿真等的鏈接 o 編譯速度不斷提升，提高設計效率 啟動 Quartus II 軟件后界面，由標題欄、菜單欄、工 具欄、資源管理窗、編譯狀態(tài)顯示窗、信息顯示窗和工 程工作區(qū)等部分組成。 標題欄標題欄 菜單欄菜單欄 工具欄工具欄 資源管理窗資源管理窗 編譯狀態(tài)顯示窗編譯狀態(tài)顯示窗 工程工作區(qū)工程工作區(qū) 信息顯示窗信息顯示窗 o 一、標題欄 o 標題欄主要顯示當前工程路徑和程序

4、名。 o 二、菜單欄 o 菜單欄主要由文件File、編輯Edit、視圖View、工程 Project、資源分配Assignments、操作 Processing、工具Tools、窗口Window和幫助Help 等下拉菜單組成。其中核心命令集中在工程Project、 資源分配Assignments、操作Processing和工具 Tools菜單中。 o下面主要介紹這些菜單的功能。 oProject菜單主要是針對工程進行一些操作。 o【Add/Remove Files in Project】添加或刪除文件。 o【Revisions】創(chuàng)建或修改工程版本信息。 o【Archive Project】工程

5、歸檔。 o【Generate Tcl File for Project】產(chǎn)生工程 Tcl 腳本文件。 o【Generate Power Estimation File】產(chǎn)生功率評估文件。 o【HardCopy Utilities】與HardCopy器件相關功能。 o【Locate】將 Assignment Editor中的節(jié)點或源代碼中的信號在 Timing Closure Floorplan、編譯后布局布線圖、Chip Editor或源文 件中定位。 o【Set as Top-level Entity】將當前文件設置為頂層文件。 o【Hierarchy】打開工程工作區(qū)顯示的源文件的上一層或下

6、一層的源文 件及頂層文件。 oAssignments菜單主要是對工程各方面進行設置。 o【Device】設置目標器件。 o 【Assign Pins】分配 IO管腳。 o 【Timing Settings】時序約束設置。 o 【EDA Tool Settings】第三方工具設置。 o 【Settings】包含 FPGA 設計各項參數(shù)設置。 o 【Classic Timing Analyzer Wizard】時序約束向?qū)А?o 【Assignment Editor】分配編輯器。 o 【Remove Assignments】刪除已設定的類型的分 配，如管腳分配、時序分配等。 o 【Demote A

7、ssignments】降級使用當前不嚴格的 約束，使編譯器更高效地編譯分配和約束等。 o 【Back-Annotate Assignments】反標管腳、邏輯 單元、LogicLock 區(qū)域、節(jié)點、布線分配等。 o 【Import Assignments】導入分配文件。 o 【Timing Closure Foorplan】啟動時序收斂平面 布局規(guī)劃器。 o 【LogicLock Region】查看、創(chuàng)建和編輯 LogicLock 區(qū)域約束以及導入導出 LogicLock 區(qū) 域約束文件。 o Processing菜單包含對當前工程執(zhí)行各種設 計流程，如綜合、布局布線、時序分析等。 o Too

8、ls 菜單中包含 Quartus II 集成的工具， 如 MegaWizard Plug-Inmanager、 Chip Editor、 RTL Viewer、Programmer等工具。 o 三、工具欄 o 工具欄中包含常用命令的快捷圖標。鼠標移動到圖 標時，鼠標下方會出現(xiàn)此圖標對應的含義，每種圖 標在菜單欄也能找到相應命令菜單。用戶可根據(jù)個 人需要放置一些常用功能快捷圖標，提高設計效率。 o 四、資源管理窗 o 資源管理窗用于顯示當前工程中所有相關的資源文 件。在編譯后，結(jié)構(gòu)層次標簽欄里會顯示整個工程 設計的結(jié)構(gòu)，并且還列出了每個文件占用的資源情 況。 o 文件標簽欄里顯示了所有源文件的目

9、錄和名稱。設 計單元標簽欄里將顯示所有設計單元，包括它們的 類型。 o 五、編譯狀態(tài)顯示窗 o 編譯狀態(tài)顯示窗主要在編譯過程中顯示各個過程的進度。 包括語法檢查，綜合進度，布局布線時間 o 等。 o 六、工程工作區(qū) o 工程工作區(qū)主要在設計過程中顯示各種設置窗口、編輯 串口和顯示窗口等，也是用戶使用 Quartus II o 軟件的主要交互區(qū)。 o 七、信息顯示窗 o 信息顯示窗主要顯示當前軟件的工作狀態(tài)或工程進行的 操作，其最主要功能還是顯示編譯過程中產(chǎn) o 生的各項信息，這些信息包括普通信息、警告、錯誤等。 在編譯過程中遇到錯誤時，可以通過錯誤 o 信息鎖定錯誤發(fā)生點，方便用戶查找和修改設

10、計。 o1. 在 File 菜單中，單擊 New Project Wizard，建立新工程并 指定目標器件或器件系列。 o2. 使用文本編輯器建立 Verilog HDL、VHDL 或者 Altera 硬 件描述語言（AHDL）設計。使用模塊編輯器建立以符號表示的 框圖，表征其它設計文件，也可以建立原理圖。 o3. 使用 MegaWizard 插件管理器生成宏功能和 IP 功能的自定 義變量，在設計中將它們例化，也可以使用 SOPC Builder或者 DSP Builder建立一個系統(tǒng)級設計。 o4. 利用分配編輯器、引腳規(guī)劃器、Setting 對話框、布局編輯 器以及設計分區(qū)窗口指定初始設

11、計約束。 o5. （可選）進行早期時序估算，在適配之前生成時序結(jié)果的早 期估算。 o6. 利用分析和綜合對設計進行設計綜合。 o7. （可選） 如果您的設計含有分區(qū)， 還沒有進行完整編譯， 則需要 通過 Partition Merge 將分區(qū)合并。 o8. （可選）通過仿真器為設計生成一個功能仿真網(wǎng)表，進行功能仿真。 o9. 使用適配器對設計進行布局布線。 o10. 使用 PowerPlay功耗分析器進行功耗估算和分析。 o11. 使用仿真器對設計進行時序仿真。使用 TimeQuest 時序分析器或 者標準時序分析器對設計進行時序分析。 o12. （可選）使用物理綜合、時序逼近布局、Logic

12、Lock 功能和分配 編輯器糾正時序問題。 o13. 使用匯編器建立設計編程文件，通過編程器和 Altera 編程硬件對 器件進行編程。 o14. （可選）采用 SignalTap II邏輯分析器、外部邏輯分析器、 SignalProbe 功能或者芯片編輯器對設計進行調(diào)試。 o15. （可選）采用芯片編輯器、資源屬性編輯器和更改管理器來管理工 程改動。 FPGA開發(fā)實例一 實驗板上的按鍵KEY1控制核心板上的第一 個LED燈。 o創(chuàng)建工程 創(chuàng)建工程 n 步驟如下： 1. 啟動Quartus II軟件； 2.選擇File菜單New Project Wizard， 出現(xiàn)Introduction頁面

13、，該頁面介紹所要完 成的具體任務，點擊next。 3. 進行項目名稱的設定、工作目錄的選擇。 指定工程存放的目錄，工程名和頂層實體名，工 程名和頂層實體名要求相同，工程目錄可以隨意 設置，但必須是英文的目錄，工程名和頂層實體 名也要求是英文名字，我們的工程名和頂層實體 名為clock，選擇Next。 4.可以為工程添加先期已經(jīng)輸入的設計文件，指定用 戶自定義的元件庫的路徑，這里我們沒有事先輸入好 的文件，也沒有自定義的元件庫，點擊Next進入下一 步。 5. 用戶指定目標器件，根據(jù)開發(fā)板的所使用的 器件來選擇，實際開發(fā)中，通過查看核心板的 參考手冊來獲取所使用的器件具體型號，可以 使用窗口右邊

14、的Filters來加快器件的選擇，選 擇完畢點擊Next。 6. 指定在Quartus II 之外的用于，設計輸入、綜合、仿 真、時序分析的第三方EDA工具，Quartus II對第三 方工具的支持比較完善。這里我們不做選擇，直接點 擊Next。 o 所見新工程的信息，確認所創(chuàng)建工程的主 要信息，點擊Finish完成工程的建立，在開 發(fā)的過程中，還可以通過菜單 assignmentSettings來對這些配置進行 修改。 o 點擊Finish按鈕，Quartus II自動會打開 這個工程，可以看到頂層實體名出現(xiàn)在工 程導航窗口中。 建立工程后，選折菜單FILE/NEW，新建設計 文件選折窗口，

15、選折Verilog HDL File. o 打開文本編輯器界面，在其中編寫Verilog代 碼。 o 改變項目的名字或頂層設計的名字 o 增加/去除項目文件 o 1.設置unused pin 和nCEO o 2.分配管腳 o 功能仿真 o 時序仿真 3.6.1 IP的概念和Altera的IP 1.IP的概念 IP （Intellectual Property）是指用于ASIC、ASSP、 PLD等芯片當中的，預先設計好的的電路功能模塊。 分類： 軟IP-用VHDL等硬件描述語言描述的功能塊，但 是并不涉及用什么具體電路元件實現(xiàn)這些功能。 固IP-完成了綜合的功能塊。 硬IP-供設計的最終階段產(chǎn)

16、品：掩膜。 IP的主要來源：（1）芯片廠商；（2）芯 片代加工廠；（3）專業(yè)IP公司；（4）EDA廠 商；（5）設計服務公司。 在可編程邏輯器件領域，IP核是指將一些 數(shù)字電路中比較常用復雜的功能模塊，如FIR 濾波器、SDRAM控制器、PCI接口等設計成參 數(shù)可修改的模塊，讓其他用戶可以之間調(diào)用這 些模塊。 IP核的接口標準:VSI標準(170多家公司成 立Virtual Socket Interface Association) . Altera公司以及第三方合作伙伴（AMPP）提供 的IP基本上可以分為兩類：免費的LPM宏功能模塊 （Megafunction/LPM，library of

17、 parameterized modules )和需要授權(quán)的IP核（Megacore）,這兩者 的使用方法基本相同。 LPM宏功能模塊是一些復雜或高級的構(gòu)建模塊， 比如Counter、FIFO、RAM等。FPGA特性器件功能， 如存儲器、DSP塊等電路必須使用宏功能模塊才能使 用。 IP核一般需要用戶付費購買才能使用?？梢韵螺d 試用，滿意后再付費。 100多個IP核設計數(shù)字信號、通信、總線接口和微 處理器及其外設等領域。 2. Altera 公司可提供的IP （1）基本宏功能 （Megafunctions/LPM） (2)Altera的IP核與AMPP(Altera Megafunction

18、Parters Program) IP核 （Megacore） 可以分為4大類： （3）MegaWizard管理器 為了用戶使用宏功能模塊，Quartus II為用戶提 供了”MegaWizard Plug-In Manager” 3.Altera IP在設計中的作用 （1）提供性能 （2）降低成本 （3）縮短設計周期 （4）設計靈活性強 （5）仿真方便 （6）OpenCore Plus支持無風險應用 o 3.6.2 使用Altera的基本宏功能 1.定制基本宏功能 運行MegaWizard管理三種方法： （1）原理圖設計文件空白處雙擊鼠標左鍵； （2）菜單 （3）運行“qmegawiz” 創(chuàng)

19、建實例介紹MegaWizard管理器的使用方法。 2.實現(xiàn)基本宏功能 （1）實例化 原理圖輸入方式中，IP核以Symbol的形式出現(xiàn) 的。 （2）功能仿真* （3）綜合和實現(xiàn) （4）門級仿真和驗證 3.設計實例 Megafunction庫是Altera提供的參數(shù)化模塊庫。 從功能上看，可以把Megafunction庫中的元器件分 為： o算術運算模塊（arithmetic） o邏輯門模塊（gates） o儲存模塊（storage） oIO模塊（I/O） 算數(shù)運算模塊庫算數(shù)運算模塊庫 參數(shù)化乘法器參數(shù)化乘法器lpm_mult宏功能模塊的基本參數(shù)表宏功能模塊的基本參數(shù)表 lpm_mult （1）調(diào)

20、用）調(diào)用lpm_mult （2）lpm_mult參數(shù)設置參數(shù)設置 輸入輸出位寬設置輸入輸出位寬設置乘法器類型設置乘法器類型設置 （3）編譯仿真）編譯仿真 8位有符號乘法器電路位有符號乘法器電路 功能仿真波形功能仿真波形 計數(shù)器輸出端口寬度和計數(shù)方向設置計數(shù)器輸出端口寬度和計數(shù)方向設置 計數(shù)器模和控制端口設置計數(shù)器模和控制端口設置 更多控制端口設置更多控制端口設置 模模24方向可控計數(shù)器電路方向可控計數(shù)器電路 lpm_counter計數(shù)器功能仿真波形計數(shù)器功能仿真波形 參數(shù)化鎖相環(huán)宏模塊參數(shù)化鎖相環(huán)宏模塊altpll以輸入時鐘信號作為參考信以輸入時鐘信號作為參考信 號實現(xiàn)鎖相，從而輸出若干個同步

21、倍頻或者分頻的片內(nèi)號實現(xiàn)鎖相，從而輸出若干個同步倍頻或者分頻的片內(nèi) 時鐘信號。與直接來自片外的時鐘相比，片內(nèi)時鐘可以時鐘信號。與直接來自片外的時鐘相比，片內(nèi)時鐘可以 減少時鐘延遲，減小片外干擾，還可改善時鐘的建立時減少時鐘延遲，減小片外干擾，還可改善時鐘的建立時 間和保持時間，是系統(tǒng)穩(wěn)定工作的保證。不同系列的芯間和保持時間，是系統(tǒng)穩(wěn)定工作的保證。不同系列的芯 片對鎖相環(huán)的支持程度不同，但是基本的參數(shù)設置大致片對鎖相環(huán)的支持程度不同，但是基本的參數(shù)設置大致 相同，下面便舉例說明相同，下面便舉例說明altpll的應用。的應用。 鎖相環(huán)模塊鎖相環(huán)模塊 （1）輸入）輸入altpll宏功能模塊宏功能模塊

22、 選擇芯片和設置參考時鐘選擇芯片和設置參考時鐘 鎖相環(huán)控制信號設置鎖相環(huán)控制信號設置 輸入時鐘設置輸入時鐘設置 （2）編譯和仿真）編譯和仿真 鎖相環(huán)電路鎖相環(huán)電路 功能仿真波形功能仿真波形 ROM（Read Only Memory，只讀存儲器）是存儲器的，只讀存儲器）是存儲器的 一種，利用一種，利用FPGA可以實現(xiàn)可以實現(xiàn)ROM的功能，但其不是真正意義的功能，但其不是真正意義 上的上的ROM，因為，因為FPGA器件在掉電后，其內(nèi)部的所有信息都器件在掉電后，其內(nèi)部的所有信息都 會丟失，再次工作時需要重新配置。會丟失，再次工作時需要重新配置。 Quartus II提供的參數(shù)化提供的參數(shù)化ROM是是lpm_rom，下面用一，下面用一 個乘法器的例子來說明它的使用方法，這個例子使用個乘