數(shù)字鐘設(shè)計(jì)QIIqin總結(jié)PPT學(xué)習(xí)教案_第1頁
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文檔簡介

1、會(huì)計(jì)學(xué)1 數(shù)字鐘設(shè)計(jì)數(shù)字鐘設(shè)計(jì)QIIqin總結(jié)總結(jié) 已知條件 ISE 13.4軟件 FPGA實(shí)驗(yàn)開發(fā)裝置 FPGA和EDA(必做) 4-2線優(yōu)先編碼器設(shè)計(jì) P238 多功能數(shù)字鐘。 FPGA和EDA(選做) (選做)十進(jìn)制加/減 可 逆 計(jì) 數(shù) 器 設(shè) 計(jì) ( P285/286) 數(shù)字鐘的擴(kuò)展功能 第1頁/共19頁 已知條件 ISE 13.4軟件 FPGA實(shí)驗(yàn)開發(fā)裝置 基本功能(必做) 顯示時(shí)、分、秒; 小時(shí)為24進(jìn)制,分秒 為同步60進(jìn)制。 能調(diào)整小時(shí)、分鐘時(shí) 間; 擴(kuò)展功能(選做, 3分 ) 小時(shí)為12/24進(jìn)制可切換 ; 任意時(shí)刻鬧鐘 。 報(bào)整點(diǎn)數(shù)(幾點(diǎn)鐘LED閃 爍幾下)。 第2頁/共

2、19頁 n設(shè)計(jì)可以采用原理圖或HDL語 言。 第3頁/共19頁 10周:模塊1、260進(jìn)制、24進(jìn)制同步計(jì) 數(shù)器設(shè)計(jì)與仿真; 10周:頂層模塊調(diào)用模塊1、2組成數(shù)字 鐘主體電路,并完成引腳分配、編譯、仿 真、下載與調(diào)試等。 11周:擴(kuò)展電路(校時(shí)、仿廣播電臺(tái)正點(diǎn)報(bào) 時(shí) )實(shí)驗(yàn)。 11周:驗(yàn)收。 第4頁/共19頁 第7章(p235) 7.2 多功能數(shù)字鐘電路設(shè)計(jì) 第9章 (P310) 9.4 可編程邏輯器件CPLD/FPGA ISE 13.4開發(fā)軟件(見文檔) 第5頁/共19頁 第6頁/共19頁 數(shù)字鐘電路系統(tǒng)由數(shù)字鐘電路系統(tǒng)由主體電路主體電路和和擴(kuò)展電路擴(kuò)展電路兩大部分所組成兩大部分所組成 秒

3、計(jì)數(shù)器計(jì)滿秒計(jì)數(shù)器計(jì)滿60后后 向分計(jì)數(shù)器進(jìn)位向分計(jì)數(shù)器進(jìn)位 分計(jì)數(shù)器計(jì)滿60后 向小時(shí)計(jì)數(shù)器進(jìn)位 小時(shí)計(jì)數(shù)器按照小時(shí)計(jì)數(shù)器按照 “24進(jìn)制進(jìn)制”規(guī)律計(jì)規(guī)律計(jì) 數(shù)數(shù) 計(jì)數(shù)器的輸出經(jīng)譯碼器送顯示器 計(jì)時(shí)出現(xiàn)誤差時(shí)可以用校時(shí)電 路進(jìn)行校時(shí)、校分、校秒 擴(kuò)展電路必須在主體電路正常運(yùn)擴(kuò)展電路必須在主體電路正常運(yùn) 行的情況下才能實(shí)現(xiàn)功能擴(kuò)展行的情況下才能實(shí)現(xiàn)功能擴(kuò)展 第7頁/共19頁 第8頁/共19頁 設(shè)計(jì)輸入設(shè)計(jì)輸入 項(xiàng)目編譯項(xiàng)目編譯 仿真與定時(shí)分析仿真與定時(shí)分析 編程下載編程下載 系統(tǒng)測試系統(tǒng)測試 修改設(shè)計(jì)修改設(shè)計(jì) 第9頁/共19頁 1. 框圖框圖 第10頁/共19頁 2. 主體電路主體電路Veri

4、log實(shí)現(xiàn)的層次圖實(shí)現(xiàn)的層次圖 第11頁/共19頁 3. 六十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)六十進(jìn)制計(jì)數(shù)器的設(shè)計(jì) /* counter10.v ( BCD: 09 ) * module counter10(Q, nCR, EN, CP); input CP, nCR, EN; output 3:0Q; reg 3:0 Q; always (posedge CP or negedge nCR) begin if(nCR) Q = 4b0000; / nCR0,計(jì)數(shù)器被異步清零 else if(EN) Q = Q; /EN=0,暫停計(jì)數(shù) else if(Q = 4b1001) Q = 4b0000; else

5、Q = Q + 1b1; /計(jì)數(shù)器增1計(jì)數(shù) end endmodule 第12頁/共19頁 3. 六十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)六十進(jìn)制計(jì)數(shù)器的設(shè)計(jì) /* counter6.v (BCD: 05)* module counter6(Q, nCR, EN, CP); input CP, nCR, EN; output 3:0 Q; reg 3:0 Q; always (posedge CP or negedge nCR) begin if(nCR) Q = 4b0000; / nCR0,計(jì)數(shù)器被異步清零 else if(EN) Q = Q; /EN=0,暫停計(jì)數(shù) else if(Q = 4b0101) Q

6、 = 4b0000; else Q = Q + 1b1; /計(jì)數(shù)器增1計(jì)數(shù) end endmodule 第13頁/共19頁 3. 六十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)六十進(jìn)制計(jì)數(shù)器的設(shè)計(jì) /* counter60.v (BCD: 0059)* /60進(jìn)制計(jì)數(shù)器:調(diào)用10進(jìn)制和6進(jìn)制底層模塊構(gòu)成 module counter60(Cnt, nCR, EN, CP); input CP, nCR, EN; output 7:0 Cnt; /模60計(jì)數(shù)器的輸出信號(hào) wire 7:0 Cnt; /輸出為8421 BCD碼 wire ENP; /計(jì)數(shù)器十位的使能信號(hào)(中間變量) counter10 UC0 (Cnt3:0, nCR, EN, CP); /計(jì)數(shù)器的個(gè)位 counter6 UC1 (Cnt7:4, nCR, ENP, CP); /計(jì)數(shù)器的十位 assign ENP = (Cnt3:0=4h9); /產(chǎn)生計(jì)數(shù)器十位的使能信號(hào) endmodule

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