畢業(yè)設(shè)計(jì)（論文）電子密碼鎖的EDA設(shè)計(jì)與實(shí)現(xiàn)

1、 本科畢業(yè)論文論文題目：電子密碼鎖的 eda 設(shè)計(jì)與實(shí)現(xiàn) 學(xué)生姓名： xxxx 學(xué)號(hào)： xxxxxxxxxxxxxxx 專業(yè)： xxxxxxxxxxxxxxxxxxx 指導(dǎo)教師： xxxxxxxxxxxxxxxx 學(xué) 院： xxxxxxxxxxxxxxxx 2010 年 5 月 10 日 畢業(yè)論文（設(shè)計(jì)）內(nèi)容介紹 論文（設(shè)計(jì)）題 目電子密碼鎖的 eda 設(shè)計(jì)與實(shí)現(xiàn)選題時(shí)間完成時(shí)間論文（設(shè)計(jì)）字?jǐn)?shù)關(guān) 鍵 詞電子密碼鎖 vhdl fpga quartus 論文（設(shè)計(jì)）題目的來(lái)源、理論和實(shí)踐意義： 鎖自古以來(lái)就是守護(hù)門戶的鐵將軍，人們對(duì)它的要求很高，既要安全可靠又得使用方便。由于機(jī)械密碼鎖的局限性已

2、經(jīng)無(wú)法滿足當(dāng)今社會(huì)管理和防盜要求，電子密碼鎖是集計(jì)算機(jī)技術(shù)、電子技術(shù)、密碼學(xué)技術(shù)為一體的高科技產(chǎn)品，具有使用方便安全性高的優(yōu)點(diǎn)，因而越來(lái)越得到大家的認(rèn)可。隨著電子技術(shù)越來(lái)越走向成熟，電子密碼鎖替代機(jī)械密碼所已是一種必然的趨勢(shì)。本次課程設(shè)計(jì)利用 eda 技術(shù)，以現(xiàn)場(chǎng)可編程邏輯器件（fpga）為設(shè)計(jì)載體，以硬件描述語(yǔ)言（vhdl）為主要表達(dá)方式，以quartus 軟件為設(shè)計(jì)工具設(shè)計(jì)電子密碼鎖。本次設(shè)計(jì)讓同學(xué)們聯(lián)系實(shí)際問(wèn)題，提高理論聯(lián)系實(shí)際的能力，鍛煉大家的動(dòng)手能力和科研能力以及相關(guān)工具的使用能力等。論文（設(shè)計(jì)）的主要內(nèi)容及創(chuàng)新點(diǎn)：論文主要闡述了基于 eda 技術(shù)設(shè)計(jì)電子密碼鎖的原理和方法，此密碼鎖

3、以現(xiàn)場(chǎng)可編程邏輯器件（fpga）為主要載體，具有體積小、集成化的優(yōu)點(diǎn)并且可以擁有很好的靈活性、保密性、可靠性。此密碼鎖設(shè)計(jì)密碼為 4 位，能夠?qū)崿F(xiàn)密碼輸入、數(shù)碼清除、密碼更改、密碼上鎖、密碼解除等功能。目前絕大部分密碼鎖都是采用單片機(jī)技術(shù)來(lái)設(shè)計(jì)的，結(jié)構(gòu)比較復(fù)雜，性能不夠靈活穩(wěn)定且設(shè)計(jì)成本較高。本文則采用先進(jìn)的 eda 技術(shù)，利用 quartus 工作平臺(tái)和vhdl 語(yǔ)言設(shè)計(jì)新型的電子密碼鎖。此密碼鎖相對(duì)基于單片機(jī)技術(shù)設(shè)計(jì)的密碼鎖具有體積小、功耗低、價(jià)格便宜、安全可靠等優(yōu)越性。附：論文（設(shè)計(jì)）本人簽名： 年 月 日 目錄摘要.1一、電子密碼鎖的相關(guān)理論知識(shí).2（一）eda 技術(shù).2（二）vhdl

4、 語(yǔ)言.4（三）fpga 硬件.5（四）quartus 軟件 .7二、 電子密碼鎖的簡(jiǎn)介 .9（一）電子密碼鎖的現(xiàn)狀.9（二）電子密碼鎖的優(yōu)勢(shì).9三、電子密碼鎖的具體設(shè)計(jì).10（一）電子密碼鎖的總體結(jié)構(gòu).10（二）電子密碼鎖的各模塊設(shè)計(jì).111.輸入模塊的設(shè)計(jì).112.控制模塊的設(shè)計(jì).133.顯示模塊的設(shè)計(jì).164.密碼鎖的整體組裝設(shè)計(jì).17四、 設(shè)計(jì)仿真.18（一）鍵盤輸入去抖電路的仿真.18（二）密碼鎖輸入電路的仿真.18（三）密碼鎖控制電路的仿真.18（四）密碼鎖顯示電路的仿真.19五、總結(jié).20六、參考文獻(xiàn).21 1電子密碼鎖的電子密碼鎖的 edaeda 設(shè)計(jì)與實(shí)現(xiàn)設(shè)計(jì)與實(shí)現(xiàn)摘要摘要：

5、隨著社會(huì)財(cái)富的日益增長(zhǎng)，安全防盜已經(jīng)成為全社會(huì)關(guān)注的問(wèn)題。人們?cè)谌粘Ｉ钪袑?duì)鎖的要求越來(lái)越高，為增加其安全性，用密碼代替鑰匙的密碼鎖應(yīng)運(yùn)而生。本文以 eda 技術(shù)為基礎(chǔ)，利用 vhdl 語(yǔ)言采用自上而下的設(shè)計(jì)方法在 quartus 軟件平臺(tái)下，采用 fpga 為主要元器件設(shè)計(jì)了一款電子密碼鎖?；?eda 技術(shù)設(shè)計(jì)的密碼鎖因其價(jià)格便宜、安全可靠受到了人們的普遍歡迎。該密碼鎖能夠?qū)崿F(xiàn)密碼輸入，數(shù)碼清除，密碼更改，密碼上鎖和密碼解除等功能，并且具有體積小、安全性高、成本低、功耗小、易操作的優(yōu)點(diǎn)。關(guān)鍵詞：密碼鎖；關(guān)鍵詞：密碼鎖；vhdl；fpga；中圖分類號(hào)：b03a electronic pass

6、word-lock designed by eda abstract: with the continuous development of social wealth, people have pay close attention to security. people in the daily lives have much more request of lock, in order to meet the requirements of the use of locks to increase their security, with a password instead of th

7、e password key lock came into being. this paper designed a new type password-lock with eda technology and vhdl language, using of top-down design. the electronic password-lock designed by eda was very popular for its low price and safety. this electronic password-lock has a lot function like digital

8、 input, digital clearance, password changes, the activation power locks and power lifting lock, at the same time it has a lot advantages such as small volume, security yand, low price, low power consumption, easy to operate. keywords: password-lock; vhdl; fpga 2一、電子密碼鎖的相關(guān)理論知識(shí)一、電子密碼鎖的相關(guān)理論知識(shí)（一）eda 技術(shù)2

9、0 世紀(jì)末，電子技術(shù)得到了飛速的發(fā)展，現(xiàn)代電子產(chǎn)品幾乎滲透到了社會(huì)的各個(gè)領(lǐng)域，有力地推動(dòng)了社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化程度的提高，同時(shí)也使現(xiàn)代電子產(chǎn)品性能進(jìn)一步提高，產(chǎn)品更新?lián)Q代的節(jié)奏也越來(lái)越快。1eda 是電子設(shè)計(jì)自動(dòng)化（electronic design automation）的英語(yǔ)縮寫，是隨著集成電路和計(jì)算機(jī)技術(shù)飛速發(fā)展應(yīng)運(yùn)而生的一種快速、有效、高級(jí)的電子設(shè)計(jì)自動(dòng)化工具。也就是說(shuō)，eda 就是立足于計(jì)算機(jī)工作平臺(tái)而開(kāi)發(fā)出來(lái)的一整套先進(jìn)的電子設(shè)計(jì)軟件工具?，F(xiàn)代 eda 技術(shù)的基本特征是采用高級(jí)語(yǔ)言描述，具有系統(tǒng)仿真和綜合能力，具有開(kāi)放式的設(shè)計(jì)環(huán)境，具有豐富的元器件模型庫(kù)等。傳統(tǒng)手工設(shè)計(jì)方法

10、對(duì)于復(fù)雜電路的設(shè)計(jì)調(diào)試十分困難；對(duì)設(shè)計(jì)過(guò)程中出現(xiàn)的錯(cuò)誤，查找和修改十分不便；設(shè)計(jì)過(guò)程中產(chǎn)生大量文檔，不宜管理；只有在設(shè)計(jì)完成后或生產(chǎn)出芯片后才能進(jìn)行實(shí)測(cè)等等。eda 技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)有著很大的優(yōu)勢(shì)：1. 采用硬件描述語(yǔ)言，便于復(fù)雜系統(tǒng)的設(shè)計(jì)。2. 具有強(qiáng)大的系統(tǒng)建模和電路仿真功能。3. 具有自主的知識(shí)產(chǎn)權(quán)。4. 開(kāi)發(fā)技術(shù)標(biāo)準(zhǔn)化和規(guī)范化。5. 全方位的利用計(jì)算機(jī)的自動(dòng)設(shè)計(jì)、仿真和測(cè)試技術(shù)。6. 對(duì)設(shè)計(jì)者的硬件知識(shí)和硬件經(jīng)驗(yàn)要求低。隨著科學(xué)技術(shù)的發(fā)展和市場(chǎng)需求的不斷增長(zhǎng)，作者認(rèn)為 eda 技術(shù)將呈現(xiàn)以下發(fā)展趨勢(shì)：7. eda 開(kāi)發(fā)工具將得到進(jìn)一步發(fā)展，eda 開(kāi)發(fā)工具將朝著功能強(qiáng)大、簡(jiǎn)單易學(xué)

11、、使用方便的方向發(fā)展。8. eda 技術(shù)將促使 asic 和 fpga 逐步走向融合，隨著系統(tǒng)開(kāi)發(fā)對(duì) eda 技術(shù)的目標(biāo)器件各種性能指標(biāo)要求的提高，asic 和 fpga 將更大程度的融合。9. eda 技術(shù)朝著 esda 和 ce 的方向發(fā)展。 （esda 電子系統(tǒng)設(shè)計(jì)自動(dòng)化、ce 并行工程）10. eda 技術(shù)的應(yīng)用領(lǐng)域?qū)⒃絹?lái)越廣泛。eda 技術(shù)將會(huì)廣泛應(yīng)用于高校電3子技術(shù)實(shí)驗(yàn)教學(xué)、科研和新產(chǎn)品的開(kāi)發(fā)、傳統(tǒng)機(jī)電設(shè)備的升級(jí)換代和技術(shù)改造、信息通信領(lǐng)域等。近 10 年來(lái)，電子系統(tǒng)的設(shè)計(jì)方法發(fā)生了很大的變化。傳統(tǒng)的電路設(shè)計(jì)方法都是自底向上進(jìn)行設(shè)計(jì)的，而 eda 技術(shù)采用一種新的自頂向下的設(shè)計(jì)方法

12、。 “自頂向下”法是一種概念驅(qū)動(dòng)的設(shè)計(jì)方法，要求在整個(gè)設(shè)計(jì)過(guò)程中盡量運(yùn)用概念去描述和分析設(shè)計(jì)對(duì)象，而不要過(guò)早地考慮實(shí)現(xiàn)該設(shè)計(jì)的具體電路、元器件和工藝，以便抓住主要矛盾避免糾纏在具體細(xì)節(jié)上，減少設(shè)計(jì)的復(fù)雜性。簡(jiǎn)言之，就是設(shè)計(jì)者首先從整體上規(guī)劃整個(gè)系統(tǒng)的功能和性能，然后對(duì)系統(tǒng)進(jìn)行劃分，分解為規(guī)模較小、功能較為簡(jiǎn)單的局部模塊，并確立它們之間的相互關(guān)系，這種劃分過(guò)程可以不斷地進(jìn)行下去，直到劃分得到的單元可以映射到物理實(shí)現(xiàn)。圖 1-1 所示的是自頂向下與自底向上的設(shè)計(jì)比較。 自頂向下（top-down） 自底向上（bottom-up） 用系統(tǒng)級(jí)行為描述表達(dá)一個(gè)包含輸入輸出的頂層模塊，同時(shí)完成整個(gè)系統(tǒng)的模

13、擬與性能分析 由基本門組成各個(gè)組合與時(shí)序 邏輯單元 由邏輯單元組成各個(gè)獨(dú)立的功能模塊 由各個(gè)功能模塊連成一個(gè)完整系統(tǒng) 進(jìn)行整個(gè)系統(tǒng)的測(cè)試與性能分析 將系統(tǒng)劃分為各個(gè)功能模塊，每個(gè)模塊由更細(xì)化的行為描述表達(dá) 由 eda 綜合工具完成到工藝的映射 圖 1-1 自頂向下與自底向上的設(shè)計(jì)比較自底向上的設(shè)計(jì)方法就是首先確定構(gòu)成系統(tǒng)的最底層的電路模塊或原件的結(jié)構(gòu)和功能，然后根據(jù)主系統(tǒng)的結(jié)構(gòu)和要求，將他們組合成更大的功能塊，使它們的結(jié)構(gòu)和功能滿足高層系統(tǒng)的要求。以此流程逐步向上遞推，直至完成整個(gè)目標(biāo)系統(tǒng)的設(shè)計(jì)。它的特點(diǎn)是必須首先關(guān)注并致力于解決系統(tǒng)最底層硬件的可獲得性，以及它們的功能特性方面的諸多細(xì)節(jié)問(wèn)題；

14、在整個(gè)逐級(jí)設(shè)計(jì)和測(cè)試過(guò)程中，始終必須顧及具體目標(biāo)器件的技術(shù)環(huán)節(jié)。在設(shè)計(jì)過(guò)程的任一時(shí)刻，可能會(huì)出現(xiàn)目標(biāo)器件的更換、某些技術(shù)指標(biāo)不滿足要求、需要提高運(yùn)行速度等問(wèn)題，這些問(wèn)題都有可能造成設(shè)計(jì)前功盡棄。因此，這種傳統(tǒng)的自底向上的設(shè)計(jì)方法是一種低效、低可靠性、且成本高昂的設(shè)計(jì)方法。相比之下，自頂而下的設(shè)計(jì)方法使系統(tǒng)被分成各個(gè)模塊的集合，可以對(duì)設(shè)計(jì)的每個(gè)獨(dú)立模塊指派不同的工作小組，這些小組分別設(shè)計(jì)不同的模塊，最后將不同的模塊4集合成為最終的系統(tǒng)模型，并對(duì)其進(jìn)行綜合測(cè)試和評(píng)價(jià)。這樣一來(lái)系統(tǒng)性能參數(shù)將得到進(jìn)一步的細(xì)化與確認(rèn)，并隨時(shí)可以根據(jù)需要加以調(diào)整，從而可保證設(shè)計(jì)結(jié)果的正確性，縮短設(shè)計(jì)周期，設(shè)計(jì)規(guī)模越大，這

15、種設(shè)計(jì)方法的優(yōu)勢(shì)越明顯?，F(xiàn)在，自頂向下的設(shè)計(jì)方法已經(jīng)是 eda 技術(shù)的首選設(shè)計(jì)方法，是 asic 或 fpga 開(kāi)發(fā)的主要設(shè)計(jì)手段。（二）vhdl 語(yǔ)言vhdl 的英文全名為 vhsichdl（very-high speed integrated circuit hardware description language） ，其誕生于 1983 年，由美國(guó)國(guó)防部（dod）發(fā)起創(chuàng)建。自ieee 公布了 vhdl 的標(biāo)準(zhǔn)版本，ieee-1076（簡(jiǎn)稱 87 版)之后，各 eda 公司相繼推出了自己的 vhdl 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 vhdl 接口。此后 vhdl 在電子設(shè)計(jì)領(lǐng)域得到

16、了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。1993年，ieee 對(duì) vhdl 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 vhdl 的內(nèi)容，公布了新版本的 vhdl，即 ieee 標(biāo)準(zhǔn)的 1076-1993 版本，（簡(jiǎn)稱 93 版）?，F(xiàn)在，vhdl 和 verilog 作為 ieee 的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多 eda 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。有專家認(rèn)為，在新的世紀(jì)中，vhdl 于 verilog 語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。vhdl 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，vhdl

17、 的語(yǔ)言形式和描述風(fēng)格與句法十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。應(yīng)用 vhdl 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的，具體如下:1. vhdl 具有更強(qiáng)的行為描述能力，從而決定了它是系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。2. vhdl 最初是作為一種仿真標(biāo)準(zhǔn)格式出現(xiàn)的，因此 vhdl 即是一種硬件電路描述和設(shè)計(jì)語(yǔ)言，也是一種標(biāo)準(zhǔn)的網(wǎng)表格式，還是一種仿真語(yǔ)言而且它有豐富的仿真語(yǔ)句和庫(kù)函數(shù)。3. vhdl 的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計(jì)和分解已有設(shè)計(jì)的再利用功能，滿足了大規(guī)模系統(tǒng)設(shè)計(jì)要由多人甚至多個(gè)開(kāi)發(fā)組共同

18、并行工作來(lái)實(shí)現(xiàn)的市場(chǎng)需求。vhdl 中設(shè)計(jì)實(shí)體的概念、程序包的概念、設(shè)計(jì)庫(kù)的概念為設(shè)計(jì)的分解和并行工作提供了有力的支持。54. 對(duì)于用 vhdl 完成的一個(gè)確定的設(shè)計(jì)，可以利用 eda 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)地將 vhdl 描述轉(zhuǎn)變成門級(jí)網(wǎng)表，生成一個(gè)更高效、更高速的電路系統(tǒng)。5. vhdl 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)期間是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。6. 由于 vhdl 具有類屬描述語(yǔ)句和子程序調(diào)用等功能，對(duì)于已完成的設(shè)計(jì)，在不改變?cè)闯绦虻臈l件下，只需改變端口類屬參量或函數(shù)，就能輕易地改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。（三）fpga 硬件1fpg

19、a 簡(jiǎn)介fpga 是英文 field programmable gate array 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在可編程陣列邏輯 pal(programmable array logic)、門陣列邏輯 gal(gate array logic)、可編程邏輯器件 pld(programmable logic device)等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物?，F(xiàn)場(chǎng)可編程門陣列（fpga）是美國(guó) xilinx 公司在 20 世紀(jì) 80 年代中期率先推出的一種高密度可編程邏輯器件，它綜合了低密度 pld 的優(yōu)點(diǎn)，由掩膜門陣列（ga）演變而來(lái)。它是作為專用集成電路 asic（applicatio

20、n specific integrated circuit）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。fpga 能完成任何數(shù)字器件的功能，上至高性能cpu,下至簡(jiǎn)單的 74 系列電路，都可以用 fpga 來(lái)實(shí)現(xiàn)。通過(guò)軟件仿真，我們可以事先驗(yàn)證設(shè)計(jì)的正確性。在 pcb 完成以后，還可以利用 fpga 的在線修改能力，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。使用 fpga 來(lái)開(kāi)發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少 pcb 面積，提高系統(tǒng)的可行性。pld 的這些優(yōu)點(diǎn)使得 pld 技術(shù)在 90 年代以后得到飛速的發(fā)展，同時(shí)也大大推動(dòng)了電子設(shè)計(jì)自動(dòng)化 e

21、da（electronic design automatic）軟件和硬件描述語(yǔ)言 vhdl(very-high-speed integrated circuit hardware description)的進(jìn)步。2.fpga 結(jié)構(gòu)及特點(diǎn)目前 fpga 主要產(chǎn)品可以分為兩大類，即基于 sram 編程的 fpga 和基于反熔絲編程的 fpga。簡(jiǎn)化的 fpga 由 6 部分組成，分別為可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊 ram、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用6硬核等。圖 1-2 所示的是 fpga 的基本結(jié)構(gòu)。圖 1-2 fpga 基本結(jié)構(gòu)fpga 采用了邏輯單元陣列

22、lca（logic cell array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊 clb（configurable logic block） 、輸出輸入模塊 iob（input output block）和內(nèi)部連線（interconnect）三個(gè)部分。fpga 的基本特點(diǎn)主要有： (1)是采用 fpga 設(shè)計(jì) asic 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 (2)是 fpga 可做其它全定制或半定制 asic 電路的中試樣片。 (3)是 fpga 內(nèi)部有豐富的觸發(fā)器和 io 引腳。 (4)是 fpga 是 asic 電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 (5)是 f

23、pga 采用高速 chmos 工藝，功耗低，可以與 cmos、ttl 電平兼容。3.fpga 與 asic、cpld(1)fpga 和 asic 的比較asic 是英文的 application specific integrated circuits 縮寫，即專用集成電路，是指應(yīng)特定用戶要求和特定電子系統(tǒng)的需要而設(shè)計(jì)、制造的集成電路。目前用 cpld（復(fù)雜可編程邏輯器件）和 fpga（現(xiàn)場(chǎng)可編程邏輯陣列）來(lái)進(jìn)行 asic 設(shè)計(jì)是最為流行的方式之一，它們的共性是都具有用戶現(xiàn)場(chǎng)可編程特性，都支持邊界掃描技術(shù)，但兩者7在集成度、速度以及編程方式上具有各自的特點(diǎn)。asic 的特點(diǎn)是面向特定用戶的需求

24、，品種多、批量少，要求設(shè)計(jì)和生產(chǎn)周期短，它作為集成電路技術(shù)與特定用戶的整機(jī)或系統(tǒng)技術(shù)緊密結(jié)合的產(chǎn)物，與通用集成電路相比具有體積更小、重量更輕、功耗更低、性能更穩(wěn)定、成本降低等優(yōu)點(diǎn)。2(2)fpga 與 cpld 的比較fpga 和 cpld 都是可編程 asic 器件,有很多共同特點(diǎn),但由于 cpld 和 fpga 結(jié)構(gòu)上的差異,具有各自的特點(diǎn)。cpld 更適合完成各種算法和組合邏輯,fpga 更適合于完成時(shí)序 fpga 邏輯。也就是說(shuō),fpga 更適合于觸發(fā)器豐富的結(jié)構(gòu),而 cpld 更適合于觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu)；cpld 的規(guī)模小更適合于簡(jiǎn)單電路的設(shè)計(jì)而 fpga 的規(guī)模大，邏輯復(fù)

25、雜度高，故用于復(fù)雜電路的設(shè)計(jì)；時(shí)延方面 cpld 的 pin-to-pin 延時(shí)是固定的，fpga 的 pin-to-pin 延時(shí)是不可預(yù)測(cè)的，因此，對(duì)于 fpga 而言，時(shí)序結(jié)束和仿真非常重要；布線方面，cpld 采用集總式互聯(lián)結(jié)構(gòu)，相對(duì)布線資源有限，cpld 的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測(cè)的，fpga 采用分布式互聯(lián)結(jié)構(gòu)，具有豐富的布線資源，布線比較靈活；在在編程靈活性方面，fpga 比cpld 具有更大的靈活性；在功耗方面一般情況下 cpld 的功耗要比 fpga 大，且集成度越高越明顯；在使用方便程度上，cpld 比 fpga 使用起來(lái)更方便；在保密性方面，cpld

26、 保密性好，fpga 保密性較差；在成本與價(jià)格方面，cpld 成本與價(jià)格低，更適合低成本設(shè)計(jì)，fpga 成本高，價(jià)格高，適合于高速、高密度的高端數(shù)字邏輯設(shè)計(jì)領(lǐng)域。（四）quartus 軟件 quartus 是 altera 的 cpld/fpga 集成開(kāi)發(fā)軟件，具有完善的可視化設(shè)計(jì)環(huán)境，并具有標(biāo)準(zhǔn)的 eda 工具接口，能運(yùn)行于各種操作平臺(tái)?；?quartus 進(jìn)行 eda 設(shè)計(jì)開(kāi)發(fā)主要由設(shè)計(jì)輸入、編譯、仿真、編程與驗(yàn)證幾步組成。在設(shè)計(jì)過(guò)程中，如果出現(xiàn)錯(cuò)誤，則需要重新回到設(shè)計(jì)輸入階段，改正錯(cuò)誤或調(diào)整電路后重復(fù)上述過(guò)程。3 quartus 軟件提供完整的多平臺(tái)設(shè)計(jì)環(huán)境，可以容易地滿足特定的設(shè)計(jì)需

27、要，而且它允許用戶在設(shè)計(jì)流程的每個(gè)階段使用 quartus 軟件圖形用戶界面、eda 工具界面或命令行形式。quartus 具有以下特點(diǎn)：81. 支持多時(shí)鐘定時(shí)分析、基于塊的設(shè)計(jì)、sopc（單芯片可編程系統(tǒng))，內(nèi)嵌 signaltap 邏輯分析器、功能估計(jì)器等高級(jí)工具；2.易于管腳分配和時(shí)序約束；3.強(qiáng)大的 hdl 綜合能力；4.包含 max+plus 的用戶界面，且易于由 max+plus 開(kāi)發(fā)的工程平穩(wěn)的過(guò)渡到 quartus 開(kāi)發(fā)環(huán)境；5.支持的器件種類眾多；6.支持 windows、solaris、hpux 和 linux 等多種操作系統(tǒng)； 在本例中，建立文件夾 d:designs 作

28、為工作庫(kù)，以便將設(shè)計(jì)過(guò)程中的相關(guān)文件存儲(chǔ)于此，具體設(shè)計(jì)過(guò)程為編輯文件、創(chuàng)建工程、編譯、仿真幾個(gè)步驟。在編譯前，設(shè)計(jì)者要注意各種不同的設(shè)置方法以便指導(dǎo)編譯器使用各種不同的綜合和適配技術(shù)（如時(shí)序驅(qū)動(dòng)技術(shù)等） ，這樣可以提高設(shè)計(jì)項(xiàng)目的工作速度，優(yōu)化器件的資源利用率，而且在編譯過(guò)程中及編譯完成后，可以從編譯報(bào)告窗獲得所有相關(guān)的詳細(xì)編譯結(jié)果，以利于設(shè)計(jì)者及時(shí)調(diào)整設(shè)計(jì)方案。仿真時(shí)要確保設(shè)計(jì)項(xiàng)目的功能和時(shí)序特性符合設(shè)計(jì)要求，保證最后硬件的功能與原設(shè)計(jì)相吻合。 9 二、二、 電子密碼鎖的簡(jiǎn)介電子密碼鎖的簡(jiǎn)介 （一）電子密碼鎖的現(xiàn)狀隨著科學(xué)技術(shù)的發(fā)展和社會(huì)信息化程度的提高，信息對(duì)人們來(lái)說(shuō)越來(lái)越重要。個(gè)人信息和商

29、業(yè)機(jī)密等等都需要更好的保護(hù)起來(lái)，電子密碼鎖的研究就有著非?，F(xiàn)實(shí)的意義。電子密碼鎖與普通機(jī)械鎖相比，具有許多獨(dú)特的優(yōu)點(diǎn)：保密性好，防盜性強(qiáng)，可以不用鑰匙，記住密碼就可以開(kāi)鎖。目前實(shí)用的電子密碼鎖大部分是基于單片機(jī)技術(shù)，以單片機(jī)為主要器件，其編碼器與解碼器的生成為軟件方式。在實(shí)際應(yīng)用中，由于程序容易跑飛，系統(tǒng)的可靠性較差并且采用單片機(jī)設(shè)計(jì)的密碼鎖硬件復(fù)雜，設(shè)計(jì)周期長(zhǎng)，容易出錯(cuò)。因此本文介紹一種基于現(xiàn)場(chǎng)可編程門陣列 fpga 器件的電子密碼鎖的設(shè)計(jì)方法。用 fpga 器件構(gòu)造系統(tǒng)，所有算法完全由硬件電路來(lái)實(shí)現(xiàn)，使得系統(tǒng)的工作可靠性大為提高。電子密碼鎖系統(tǒng)主要由電子鎖體、電子密匙等部分組成，一把電子密

30、匙里能存放多組開(kāi)鎖密碼，用戶在使用過(guò)程中能夠隨時(shí)修改開(kāi)鎖密碼，更新或配制鑰匙里開(kāi)鎖密碼。一把電子鎖可配制多把鑰匙。電子密碼鎖的體積小、保密性能好、使用方便，是用在保險(xiǎn)箱、電話或是房門上不可少的部分。（二）電子密碼鎖的優(yōu)勢(shì)本文介紹的基于 eda 技術(shù)的電子密碼鎖的設(shè)計(jì)，采用 fpga 器件構(gòu)造系統(tǒng)，算法完全由硬件電路來(lái)實(shí)現(xiàn)，使系統(tǒng)工作可靠性很高。由于 fpga 具有 isp 功能，當(dāng)設(shè)計(jì)需要更改時(shí)，只需更改 fpga 中的控制和接口電路，利用 eda 工具將更新后的設(shè)計(jì)下載到 fpga 中即可，無(wú)需更改外部電路的數(shù)字系統(tǒng)，大大提高了設(shè)計(jì)的效率。因此，采用 fpga 開(kāi)發(fā)的數(shù)字系統(tǒng)，不僅具有更高的

31、工作效率，其升級(jí)和改進(jìn)也及其方便?；?fpga 的電子密碼鎖已經(jīng)廣泛地應(yīng)用在辦公室、倉(cāng)庫(kù)、賓館等人員經(jīng)常變動(dòng)的場(chǎng)所。同時(shí)硬件描述語(yǔ)言 vhdl 完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合及優(yōu)化、布局線、仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。設(shè)計(jì)者的工作僅限于利用軟件的方式來(lái)完成對(duì)系統(tǒng)硬件功能的描述，在 eda 工具的幫助下和應(yīng)用相應(yīng)的 fpga/cpld 器件，就可以得到最后的設(shè)計(jì)結(jié)果。10 三、電子密碼鎖的具體設(shè)計(jì)三、電子密碼鎖的具體設(shè)計(jì) （一）電子密碼鎖的總體結(jié)構(gòu) 電子密碼鎖整體結(jié)構(gòu)包括密碼鎖輸入模塊、控制模塊、顯示模塊。電子密碼鎖的總體電路結(jié)構(gòu)圖為：

32、 圖 3-1 所示為電子密碼鎖的電路結(jié)構(gòu) 設(shè)計(jì)一個(gè)具有較高安全性和較低成本的通用電子密碼鎖，它的具體功能要求如下：1數(shù)碼輸入：按下一個(gè)數(shù)字鍵，其相應(yīng)的數(shù)字就會(huì)顯示在最右邊的數(shù)碼管上，同時(shí)將先前輸入的所有數(shù)字向左移動(dòng)一位。設(shè)計(jì)密碼為 4 位，系統(tǒng)只顯示前 4 位輸入的數(shù)碼。2. 數(shù)碼清除：當(dāng)按下清除鍵時(shí)，清除前面輸入的所有值，并顯示為“0000” 。3. 密碼解除：當(dāng)按下此鍵時(shí)，可以將電子密碼鎖的舊密碼解除。4密碼更改：將舊密碼解除后，可以進(jìn)行密碼更改。輸入任意四位數(shù)字，再按#號(hào)就可以將輸入的數(shù)碼當(dāng)作新的密碼。5. 密碼上鎖：輸入新的密碼之后按下此鍵可以將密碼鎖上鎖。6. 密碼解鎖：按下此鍵后再

33、輸入密碼，如果輸入與系統(tǒng)存儲(chǔ)密碼一致，密碼鎖就能開(kāi)鎖，否則不能解鎖。11 （二）電子密碼鎖的各模塊設(shè)計(jì)1.輸入模塊的設(shè)計(jì)密碼鎖的輸入模塊由時(shí)序產(chǎn)生電路、鍵盤掃描電路、彈跳消除電路、鍵盤譯碼電路和按鍵存儲(chǔ)電路組成。輸入模塊的電路框圖如下： 圖 3-2輸入模塊各部分電路功能如下：（1） 時(shí)序產(chǎn)生電路 本時(shí)序產(chǎn)生電路用于產(chǎn)生電路中三種不同頻率的工作脈沖波形，包括系統(tǒng)時(shí)鐘信號(hào)、彈跳消除取樣信號(hào)和鍵盤掃描信號(hào)。其中系統(tǒng)時(shí)鐘脈沖是系統(tǒng)內(nèi)部所有時(shí)鐘脈沖的源頭且頻率最高。（2） 鍵盤掃描電路 鍵盤電路可以提供掃描信號(hào)。該信號(hào)由 ky3ky0進(jìn)入鍵盤，其變化順序?yàn)?1110-1101-1011-0111依次周而

34、復(fù)始。掃描信號(hào) 0111 代表掃描的為*、0、#這一排按鍵，當(dāng)*按鍵被按下時(shí)讀出的值為 011.按鍵數(shù)碼關(guān)系如下表所列。 表 3-312（3） 彈跳消除電路 該電路可避免誤操作發(fā)生。由于設(shè)計(jì)中采用的矩陣式鍵盤是機(jī)械開(kāi)關(guān)結(jié)構(gòu)，因此，在開(kāi)關(guān)切換的瞬間，會(huì)在接觸點(diǎn)出現(xiàn)信號(hào)來(lái)回彈跳的現(xiàn)象。為使電子密碼鎖可靠工作，必須加上彈跳消除電路。彈跳消除電路實(shí)現(xiàn)的原理如圖 3-4 所示：圖 3-4 彈跳消除電路的內(nèi)部實(shí)現(xiàn)原理圖其中 d 觸發(fā)器的 vhdl 語(yǔ)言描述為：library ieee; use ieee.std_logic_1164.all; entity dcfq is port(clk, clrn,

35、prn, d: in std_logic; 定義實(shí)體 dcfq q: out std_logic); end entity dcfq ; architecture art of dcfq is; 定義結(jié)構(gòu)體 begin process (clk, clrn, prn) beginif clrn=0 and prn=1 then q=0; elsif clrn=1 and prn=0 then q=1; elsif clkevent and clk=1 thenprnclrndqprnclrndqdffvcc13d_inclkd0dff1011d18notnot97and26and2d_outs

36、rqq13 q =d; end if ; end process ; end architecture art; 彈跳消除電路是先將鍵盤的輸入信號(hào) d_in 做為電路的輸入信號(hào)，clk 是電路的時(shí)鐘脈沖信號(hào)，也就是取樣信號(hào)，d_in 經(jīng)過(guò)兩級(jí) d 觸發(fā)器延時(shí)后再使用 rs 觸發(fā)器處理。rs 觸發(fā)器組態(tài)如下表：表 3-5（4） 鍵盤譯碼電路 上述鍵盤中的按鍵可分為數(shù)字按鍵和文字按鍵，每一個(gè)按鍵可能負(fù)責(zé)不同的功能，例如清除數(shù)碼、退位、激活電鎖、開(kāi)鎖等，詳細(xì)功能參見(jiàn)表 3-6。（5） 按鍵存儲(chǔ)電路 鍵盤存儲(chǔ)電路可將每次掃描產(chǎn)生的新按鍵數(shù)據(jù)存儲(chǔ)下來(lái)，因此新數(shù)據(jù)可能會(huì)覆蓋前面的數(shù)據(jù)，所以需要一個(gè)按鍵存儲(chǔ)

37、電路，以將整個(gè)鍵盤掃面完畢的結(jié)果記錄下來(lái)。按鍵存儲(chǔ)電路可以由移位寄存器構(gòu)成。表 3-6 2.控制模塊的設(shè)計(jì)14密碼控制電路是整個(gè)電路的控制中心，主要完成對(duì)數(shù)字鍵輸入和功能鍵輸入的響應(yīng)和控制。數(shù)字鍵輸入的響應(yīng)控制過(guò)程如下：（1） 按下數(shù)字鍵，第一個(gè)數(shù)字會(huì)在顯示器最右端顯示，隨后每按下一個(gè)新數(shù)字，顯示器上已經(jīng)存在的數(shù)字整體會(huì)向左移一位，并將新的數(shù)字顯示出來(lái)。（2） 若要更改輸入數(shù)字，則可按*鍵清除所有輸入的數(shù)字，在重新輸入數(shù)字。（3） 此密碼鎖密碼為 4 位，如果輸入超過(guò) 4 位電路將不予理會(huì)且不顯示。功能按鍵的輸入響應(yīng)控制功能如下：（1） 清除功能：按下*鍵可清除所有輸入數(shù)字并顯示為“-” 。（

38、2） 更改密碼：按下此鍵，輸入舊密碼再按#鍵即可解除舊密碼。接著輸入4 位數(shù)字，在按下#鍵，就可以將該 4 位數(shù)字作為新密碼。（3） 密碼上鎖：輸入新密碼后按下此鍵就可以將密碼鎖上鎖。（4） 密碼解鎖：按下此鍵后可輸入密碼，如輸入“1234”然后按下#鍵，系統(tǒng)將比較鍵盤輸入的數(shù)碼和寄存器中的數(shù)碼，如果一致就會(huì)給出一個(gè)開(kāi)鎖信號(hào)，密碼鎖開(kāi)鎖；否則密碼輸入無(wú)效?？刂齐娐酚?vhdl 語(yǔ)言實(shí)現(xiàn)，部分源程序如下：（1）端口定義：entity ctrl isport (data_n: in std_logic_vector(3 downto 0); -數(shù)字輸入 data_f: in std_logic_v

39、ector(3 downto 0);-功能輸入 flag_n: in std_logic;-數(shù)字輸入標(biāo)志 flag_f: in std_logic;-功能輸入標(biāo)志 clk: in std_logic;-時(shí)鐘 enlock: out std_logic; -上鎖鍵 1: lock, 0: unlock15 data_bcd: out std_logic_vector (15 downto 0);- 數(shù)據(jù)的 16位 bcd 碼顯示end entity ctrl ; 該段程序主要定義了設(shè)計(jì)中的各輸入輸出端口，其中輸入端口有data_n、data_f、flag_n、flag_f；輸出端口有enlock

40、、data_bcd；clk 為時(shí)鐘信號(hào)。（2）按鍵輸入數(shù)據(jù)的存儲(chǔ)、清零進(jìn)程為：keyin_process : block is signal rst, d0, d1: std_logic ; signal rr2 : std_logic; signal nc: std_logic_vector (2 downto 0); begin rst = rr2; process(flag_n, rst) is beginif rst = 1 then acc = 0000000000000000 ; -清除按鍵輸入數(shù)據(jù) nc = 000 ; else if flag_nevent and flag_n

41、 = 1 then if nc 4 then acc = acc(11 downto 0) & data_n ; -存儲(chǔ)按鍵輸入數(shù)據(jù) nc = nc + 1 ; end if; end if ; end if ; 16 end process ; end block keyin_process ; 程序段主要完成了輸入模塊數(shù)字輸入后數(shù)據(jù)的存儲(chǔ)和清零功能。按下數(shù)字鍵后，數(shù)字會(huì)在顯示器上顯示出來(lái)，此后每按一位數(shù)字顯示器上的數(shù)字左移一格并將新的數(shù)字顯示出來(lái)，當(dāng)輸入數(shù)字超過(guò)四位時(shí)電路不予理會(huì)；按下復(fù)位鍵時(shí)顯示器清零，這樣可以更改輸入的數(shù)字。 （3）上鎖/開(kāi)鎖控制進(jìn)程為：lock_process : b

42、lock is beginprocess(clk, data_f) is begin if (clkevent and clk = 1) thenif nc = 4 then if data_f(2) = 1 then -上鎖控制信號(hào)有效 reg = acc ; -密碼存儲(chǔ)qa = 1 ; qb = 0; elsif data_f(0) = 1 then -開(kāi)鎖控制信號(hào)有效if reg = acc then -密碼核對(duì) qa= 0; qb = 1 ; end if ; elsif acc = 1000100010001000 then -設(shè)置“8888”為萬(wàn)用密碼qa = 0 ; qb= 1;

43、 end if ; end if; end if ; 17end process ; end block lock_process ; 3.顯示模塊的設(shè)計(jì) 本電子密碼鎖顯示模塊比較簡(jiǎn)單，主要作用是將控制模塊的 bcd 碼輸出轉(zhuǎn)化成 7段顯示編碼，再驅(qū)動(dòng)數(shù)碼管顯示。如下圖： 圖 3-7當(dāng)輸入 qin 是0000時(shí)，輸出 qout 顯示 0； 當(dāng)輸入 qin 是0001時(shí)，輸出 qout 顯示 1； 當(dāng)輸入 qin 是0010時(shí)，輸出 qout 顯示 2； 當(dāng)輸入 qin 是0011時(shí)，輸出 qout 顯示 3； 當(dāng)輸入 qin 是0100時(shí)，輸出 qout 顯示 4； 當(dāng)輸入 qin 是0101

44、時(shí)，輸出 qout 顯示 5； 當(dāng)輸入 qin 是0110時(shí)，輸出 qout 顯示 6； 當(dāng)輸入 qin 是0111時(shí)，輸出 qout 顯示 7； 當(dāng)輸入 qin 是1000時(shí)，輸出 qout 顯示 8； 當(dāng)輸入 qin 是1001時(shí)，輸出 qout 顯示 9。 4.密碼鎖的整體組裝設(shè)計(jì) 要完成電子密碼鎖的設(shè)計(jì)，還必須將上述三個(gè)模塊進(jìn)行整合。其整合電路圖如2-1 所示。設(shè)計(jì)時(shí)要對(duì)電子密碼鎖的整體設(shè)計(jì)中的輸入輸出作引腳鎖定，然后重新編譯和下載，最后進(jìn)行電子密碼鎖的硬件驗(yàn)證。實(shí)驗(yàn)表明：本設(shè)計(jì)能夠?qū)崿F(xiàn)電子密碼鎖的全部功能。 18 四、四、 設(shè)計(jì)仿真設(shè)計(jì)仿真（一）鍵盤輸入去抖電路的仿真 彈跳消除電路采

45、用軟件延時(shí)的方法消除抖動(dòng)，仿真波形如圖 4-1 所示。從仿真圖中可以看出，若采樣信號(hào)連續(xù)兩次檢測(cè)到高電平信號(hào)，說(shuō)明按鍵狀態(tài)發(fā)生了變化，此時(shí)電路輸出一個(gè)時(shí)鐘周期的按鍵信號(hào)；否則當(dāng)作抖動(dòng)處理而不予理會(huì)，以此消除抖動(dòng)。 圖 4-1（二）密碼鎖輸入電路的仿真圖 4-2 為密碼鎖輸入電路的仿真結(jié)果圖，仿真圖中各個(gè)管腳的名字為：clk_1k 系統(tǒng)原始時(shí)鐘脈沖(1 khz),key_in 按鍵輸入,lk_scan( 仿真時(shí)用)鍵盤掃描序列, data_n 數(shù)字輸出, data_f 功能輸出,flag_n 數(shù)字輸出標(biāo)志,flag_f 功能輸出標(biāo)志,lk_ctr 控制電路工作時(shí)鐘信號(hào)。19 圖 4-2 密碼鎖輸入電路仿真結(jié)果圖（三）密碼鎖控制電路的仿真 圖 4-3 所示的是密碼鎖控制電路的仿真結(jié)果圖。圖中各個(gè)管腳的名稱為 data_n數(shù)字輸入，data_f 功能輸入,flag_n 數(shù)字輸入標(biāo)志,f lag_f 功能輸入標(biāo)志,clk為時(shí)鐘信號(hào)，enlock 上鎖鍵，data_bcd 數(shù)據(jù)的 bcd 碼顯示。 圖 4-3 密碼鎖控制電路的仿真結(jié)果圖（四）密碼鎖顯示電路的仿真顯示模塊作用是將控制模塊的 bcd 碼輸出轉(zhuǎn)化為