USB芯片CY7C68013使用.doc

1、.CY7C68013 芯片使用圖一 CY7C68013 內(nèi)部構(gòu)造? CY7C68013 特點：?支持 USB2.0 ，內(nèi)部包括USB2.0 收發(fā)器、串行接口引擎（SIE ）以及增強型51 內(nèi)核；? 靈活配置，可“軟配置” RAM ，取代了傳統(tǒng) 51 的 RAM 和 ROM ，程序可以通過以下方式下載：通過 USB 口下載；通過外部 E2PROM 裝載；外界存儲設(shè)備（僅 128 引腳支持）?模式靈活，可設(shè)置為主從模式，主模式下可對外部FIFO 、存儲器、 ATAn 接口設(shè)備進行高速讀寫操作，從模式下外部主控器（例如DSP、MCU ）可把 GPIF 端口當(dāng)作FIFO 進行高速讀寫操作。? 支持與外

2、設(shè)通過并行 8 位或者 16 位總線傳輸? 硬件連接方式在 Slave FIFO 方式 下，外部邏輯與FX2 的連接信號圖如下：1/11.圖一從模式下的硬件連接IFCLK ： FX2 輸出的時鐘，可做為通訊的同步時鐘；FLAGA ， FLAGB ， FLAGC ， FLAGD ： FX2 輸出的 FIFO 狀態(tài)信息，如滿，空等；SLCS： FIFO 的片選信號，外部邏輯控制，當(dāng)SLCS 輸出高時，不可進行數(shù)據(jù)傳輸；SLOE ： FIFO 輸出使能，外部邏輯控制，當(dāng) SLOE 無效時，數(shù)據(jù)線不輸出有效數(shù)據(jù)；SLRD ：FIFO 讀信號，外部邏輯控制， 同步讀時 ，F(xiàn)IFO 指針 在 SLRD 有

3、效時的每個IFCLK的上升沿遞增，異步讀時 ， FIFO 讀指針 在 SLRD 的每個有效無效的跳變沿時遞增；SLWR ：FIFO 寫信號，外部邏輯控制，同步寫時，在SLWR 有效時的每個IFCLK 的上升沿時數(shù)據(jù)被寫入，F(xiàn)IFO 指針遞增，異步寫時，在SLWR 的每個有效無效的跳變沿時數(shù)據(jù)被寫入， FIFO 寫指針遞增；PKTEND ：包結(jié)束信號 ，外部邏輯控制，在正常情況下，外部邏輯向FX2 的 FIFO 中寫數(shù)，當(dāng)寫入 FIFO 端點的字節(jié)數(shù)等于FX2 固件設(shè)定的包大小時，數(shù)據(jù)將自動被打成一包進行傳輸，但有時外部邏輯可能需要傳輸一個字節(jié)數(shù)小于FX2 固件設(shè)定的包大小的包，這時，它只需在寫

4、入一定數(shù)目的字節(jié)后，聲明此信號，此時FX2 硬件不管外部邏輯寫入了多少字節(jié)，都自動將之打成一包進行傳輸；FD15:0 ：數(shù)據(jù)線；FIFOADR1:0 ：選擇四個FIFO 端點的地址線，外部邏輯控制。2/11.? 相應(yīng)的讀寫時序：? 同步 Slave FIFO 寫同步 Slave FIFO 寫的標(biāo)準(zhǔn)連接圖如下：同步 Slave FIFO 寫的標(biāo)準(zhǔn)時序 如下：IDLE ：當(dāng)寫事件發(fā)生時，進狀態(tài)1；狀態(tài) 1：使 FIFOADR1:0 指向 IN FIFO ，進狀態(tài)2；狀態(tài) 2：如 FIFO 滿，在本狀態(tài)等待，否則進狀態(tài)3；狀態(tài) 3：驅(qū)動數(shù)據(jù)到數(shù)據(jù)線上，使SLWR 有效， 持續(xù)一個 IFCLK 周期，

5、進狀態(tài)4；狀態(tài) 4：如需傳輸更多的數(shù)，進狀態(tài)2，否則進狀態(tài) IDLE 。狀態(tài)跳轉(zhuǎn)示意圖如下：3/11.幾種情況的時序圖示意如下（FULL ， EMPTY ， SLWR ， PKTEND 均假定低有效）：圖示 FIFO 中本來沒有數(shù)據(jù)，外部邏輯寫入第一個數(shù)據(jù)時的情況。圖示假定FX2 設(shè)定包大小為512 字節(jié)，外部邏輯向FIFO 端點中寫入的數(shù)據(jù)達512 字節(jié)時的情況。此時FX2 硬件自動將已寫入的512 字節(jié)打成一包準(zhǔn)備進行傳輸，這個動作就和在普通傳輸中，F(xiàn)X2 固件向FIFO 端點中寫入512 字節(jié)后，把512 這個數(shù)寫入EPxBC 中一樣，只不過這個過程是由硬件自動完成的。在這里可以看出 “

6、 FX2 固件不參與數(shù)據(jù)傳輸過程”的含義了。外部邏輯只須按上面的時序圖所示的時序向FIFO 端點中一個一個字節(jié)（或字）地寫數(shù)， 寫到一定數(shù)量， FX2 硬件自動將數(shù)據(jù)打包傳輸，這一切均不需固件的參與，由此實4/11.現(xiàn)高速數(shù)據(jù)傳輸。圖示的是FIFO 端點被寫滿時的情況。下圖是同步Slave FIFO 寫入時序：同步 Slave FIFO 寫入時序邏輯時序設(shè)計中，數(shù)據(jù)應(yīng)該在IFCLK上升沿寫入。同時注意SLWR 、 DATA 之間的時序關(guān)系。5/11.?同步 Slave FIFO讀：同步 Slave FIFO 讀的標(biāo)準(zhǔn)連接圖如下：同步 Slave FIFO 讀的標(biāo)準(zhǔn)時序如下：IDLE ：當(dāng)讀事件

7、發(fā)生時，進狀態(tài)1；狀態(tài) 1：使 FIFOADR1:0 指向 OUT FIFO ，進狀態(tài)2；狀態(tài) 2：使 SLOE 有效，如 FIFO 空，在本狀態(tài)等待，否則進狀態(tài)3；狀態(tài) 3：從數(shù)據(jù)線上讀數(shù)， 使 SLRD 有效，持續(xù)一個 IFCLK 周期 ，以遞增 FIFO 讀指針，進狀態(tài) 4；狀態(tài) 4：如需傳輸更多的數(shù)，進狀態(tài)2，否則進狀態(tài)IDLE 。狀態(tài)跳轉(zhuǎn)示意圖如下：6/11.單個和突發(fā)讀取時序：SLAVE FIFO同步讀取序列和時序圖Slave FIFO 同步事件序列圖從上圖所示， FPGA 應(yīng)該在 IFCLK 上升沿處采集數(shù)據(jù)。?異步 Slave FIFO寫：異步 Slave FIFO 寫的標(biāo)準(zhǔn)連

8、接圖如下：7/11.異步 Slave FIFO 寫的標(biāo)準(zhǔn)時序如下：IDLE ：當(dāng)寫事件發(fā)生時，進狀態(tài)1；狀態(tài) 1：使 FIFOADR1:0 指向 IN FIFO ，進狀態(tài)2；狀態(tài) 2：如 FIFO 滿，在本狀態(tài)等待，否則進狀態(tài)3；狀態(tài) 3：驅(qū)動數(shù)據(jù)到數(shù)據(jù)線上，使SLWR 有效，再無效，以使FIFO 寫指針遞增，進狀態(tài) 4；狀態(tài) 4：如需傳輸更多的數(shù)，進狀態(tài)2，否則進狀態(tài)IDLE 。狀態(tài)跳轉(zhuǎn)示意圖如下：幾種情況的時序圖示意如下（FULL ， EMPTY ， SLWR ， PKTEND 均假定低有效）：8/11.圖示 FIFO 中本來沒有數(shù)據(jù)，外部邏輯寫入第一個數(shù)據(jù)時的情況。Slave FIFO

9、異步寫時序數(shù)據(jù)必須在SLWR 解除沿前Tsfd 出現(xiàn)在總線上，當(dāng)SLWR 上升沿時，數(shù)據(jù)將被寫進FIFO中，同時更新FIFO 的指針。?異步 Slave FIFO讀：異步 Slave FIFO 讀的標(biāo)準(zhǔn)連接圖如下：9/11.異步 Slave FIFO 讀的標(biāo)準(zhǔn)時序如下：IDLE ：當(dāng)讀事件發(fā)生時，進狀態(tài)1；狀態(tài) 1：使 FIFOADR1:0 指向 OUT FIFO ，進狀態(tài)2；狀態(tài) 2：如 FIFO 空，在本狀態(tài)等待，否則進狀態(tài)3；狀態(tài) 3：使 SLOE 有效，使 SLRD 有效，從數(shù)據(jù)線上讀數(shù)，再使SLRD 無效，以遞增FIFO 讀指針，再使SLOE 無效，進狀態(tài)4；狀態(tài) 4：如需傳輸更多的數(shù)，進狀態(tài)2，否則進狀態(tài)IDLE 。狀態(tài)跳轉(zhuǎn)示意圖如下：幾種情況的時序圖示意如下（FULL ， EMPTY ， SLRD ， SLOE 均假定低有效）：10/11.圖示正常情況時的時序。Slave FIFO 異步讀時序Data 總線在SLRD 下降沿時被觸發(fā)更新，有一定時間的延遲，所以采用異步讀取的方式，應(yīng)該在SLRD 上升沿處采集數(shù)據(jù)。? 同步與異步讀寫的引腳差異：同步讀異步讀同步寫異步寫IFCLKIFCLKF