串入并出轉(zhuǎn)換器設(shè)計(jì)

1、基于FPGA的數(shù)字系統(tǒng)設(shè)計(jì)第一次課程作業(yè)題目：串入并出轉(zhuǎn)換器設(shè)計(jì) 2015/3/28推薦精選一、 要求設(shè)計(jì)一個(gè)串入并出轉(zhuǎn)換器。輸入是8bit數(shù)據(jù)，輸出是32bit數(shù)據(jù)。給出AMSD圖和HDL設(shè)計(jì)描述。提交紙質(zhì)文檔。二、 設(shè)計(jì)思路輸入數(shù)據(jù)為8bit 的data，輸出為32bit 的R0。定義了reg型的寬度為8bit的a、b、c三個(gè)中間變量，以及2bit的reg型變量i 。 復(fù)位信號(hào)rst為低電平有效，當(dāng)rst有效時(shí)： i 、R0 、a 、b 、c 的值初始化為0。 當(dāng)rst值為1時(shí) ：運(yùn)用case（i）語句，狀態(tài)為00時(shí)data值存于a寄存器中，狀態(tài)為01時(shí)data值存于b寄存器中，狀態(tài)為10

2、時(shí)data值存于c寄存器中，狀態(tài)為11時(shí)輸出R0 且R0=data7：0,c,b,a。其中在測(cè)試文件中，我將data值從0開始每個(gè)一個(gè)時(shí)鐘周期自加1以產(chǎn)生串行輸入的data數(shù)據(jù)。(注：由于data先輸入的數(shù)據(jù)為R0輸出數(shù)據(jù)的低位故R0=data7：0, c, b, a)三、 HDL設(shè)計(jì)描述module inoutchange(clk,rst,data,R0);input clk;input rst;input 7:0data;output R0;reg 31:0R0;reg 1:0i;reg 7:0a;reg 7:0b;reg 7:0c;always (posedge clk or neged

3、ge rst)推薦精選if(!rst) begin i=0; R0=0; a=0; b=0; c=0; endelsebegin i=i+1;case(i)2b00:a = data;2b01:b = data;2b10:c = data;2b11:R0 = data7:0,c,b,a;default: beginR0=0;i=0;endendcase endendmodule推薦精選四、 ASMD圖五、 ModelSim仿真圖推薦精選仿真分析：當(dāng)rst=1時(shí)，每個(gè)時(shí)鐘周期內(nèi)data串行輸入一個(gè)8bit的數(shù)據(jù)，四個(gè)時(shí)鐘周期后R0并行輸出一個(gè)32bit的數(shù)據(jù)。如上圖所示，data輸入為0001010 0001011 0001100 00001101，R0輸出為00001101000110000010110001010。(注：由于data