基于FPGA的數(shù)字時(shí)鐘設(shè)計(jì)開題報(bào)告

1、開題報(bào)告畢業(yè)設(shè)計(jì)題目：基于FPGA的數(shù)字鐘系統(tǒng)設(shè)計(jì)基于FPGA勺數(shù)字鐘系統(tǒng)設(shè)計(jì)開題報(bào)告1 選題目勺意義和可行性在這個(gè)時(shí)間就是金錢勺年代里， 數(shù)字電子鐘已成為人們生活中勺必需品。 目前應(yīng) 用勺數(shù)字鐘不僅可以實(shí)現(xiàn)對(duì)年、月、日、時(shí)、分、秒勺數(shù)字顯示，還能實(shí)現(xiàn)對(duì)電子鐘 所在地點(diǎn)勺溫度顯示和智能鬧鐘功能，廣泛應(yīng)用于車站、醫(yī)院、機(jī)場(chǎng)、碼頭、廁所等 公共場(chǎng)所勺時(shí)間顯示。 隨著現(xiàn)場(chǎng)可編程門陣列 （ field program-mable gate array ，F(xiàn)PGA） 勺出現(xiàn)，電子系統(tǒng)向集成化、大規(guī)模和高速度等方向發(fā)展勺趨勢(shì)更加明顯 1 ， 作為 可編程勺集成度較高勺 ASIC ，可在芯片級(jí)實(shí)現(xiàn)任意數(shù)字邏

2、輯電路，從而可以簡化硬 件電路，提高系統(tǒng)工作速度，縮短產(chǎn)品研發(fā)周期。故利用 FPGA 這一新勺技術(shù)手段 來研究電子鐘有重要的現(xiàn)實(shí)意義。設(shè)計(jì)采用FPGA現(xiàn)場(chǎng)可編程技術(shù)，運(yùn)用自頂向下的 設(shè)計(jì)思想設(shè)計(jì)電子鐘。避免了硬件電路的焊接與調(diào)試，而且由于 FPGA的I /O端口 豐富，內(nèi)部邏輯可隨意更改，使得數(shù)字電子鐘的實(shí)現(xiàn)較為方便。本課題使用 Cyclone EP1C6Q24啲F(xiàn)PGA器件，完成實(shí)現(xiàn)一個(gè)可以計(jì)時(shí)的數(shù)字時(shí)鐘。該系統(tǒng)具有顯示時(shí)、 分、秒，智能鬧鐘，按鍵實(shí)現(xiàn)校準(zhǔn)時(shí)鐘，整點(diǎn)報(bào)時(shí)等功能。滿足人們得到精確時(shí)間以 及時(shí)間提醒的需求，方便人們生活 2-3 。2 研究的基本內(nèi)容與擬解決的主要問題2.1 研究的

3、基本內(nèi)容數(shù)字時(shí)鐘是采用電子電路實(shí)現(xiàn)對(duì)時(shí)間進(jìn)行數(shù)字顯示的計(jì)時(shí)裝置， 由于數(shù)字集成電 路的發(fā)展和石英晶體振蕩器的廣泛應(yīng)用，使得數(shù)字鐘的精度不斷提高。數(shù)字時(shí)鐘系統(tǒng)的實(shí)現(xiàn)有很多，可以利用 VerilogDHL 語言在 Quartus II 里實(shí)現(xiàn)時(shí)、 分、秒計(jì)數(shù)的功能。在芯片內(nèi)部存儲(chǔ)器設(shè) 24個(gè)字節(jié)分別存放時(shí)鐘的時(shí)、分、秒信息。 數(shù)字時(shí)鐘首先是秒位（共 8 位）上按照系統(tǒng)時(shí)鐘 CLK 進(jìn)行計(jì)數(shù)，存儲(chǔ)器內(nèi)相應(yīng)的秒 值加 1；若秒位的值達(dá)到 60（110000），則將其清零，并將相應(yīng)的分位（共 8位）的 值加 1；若分值達(dá)到 60（110000），則清零分位，并將時(shí)位（共 8 位）的值加 1；若 計(jì)數(shù)滿

4、24（ 1 00 1 00）后整個(gè)系統(tǒng)從 0 開始重新進(jìn)行計(jì)數(shù)。本設(shè)計(jì)使用Cyclone EP1C6Q240的FPGA器件為核心，通過編寫程序，完成此 電子時(shí)鐘的主要功能顯示時(shí)，分，秒，以及通過按鍵實(shí)現(xiàn)校準(zhǔn)時(shí)鐘主要功能， 5使用 LED 液晶屏顯示，分別顯示時(shí)，分，秒。并且能夠?qū)崿F(xiàn)附加功能 鬧鈴設(shè)置功能和整點(diǎn)報(bào)時(shí)。 42.2 擬要解決的問題本設(shè)計(jì)電子鐘系統(tǒng)功能簡單，用 Cyclone EP1C6Q240的FPGA器件為核心，通 過編寫程序，完成此電子時(shí)鐘的主要功能。本課題主要解決以下問題：(1) 學(xué)習(xí) VerilogDHL 語言、 運(yùn)用 Quartus II 環(huán)境進(jìn)行程序設(shè)計(jì)。用 Verilo

5、gDHL 語言能進(jìn)行綜合的電路設(shè)計(jì)，也可用于電路的仿真；設(shè)計(jì)的 規(guī)模是任意的，語言不對(duì)設(shè)計(jì)規(guī)模施加任何限制；內(nèi)置各種基本的邏輯門。便于 改進(jìn)和擴(kuò)充，有利于本系統(tǒng)的研制，并使其性能更完備的。 在了解Cyclone EP1C6Q240的FPGA器件的基礎(chǔ)上設(shè)計(jì)程序。對(duì)于Altera公司Cyclone系列EP1C6Q240芯片需要有所了解，數(shù)碼管顯示、 鍵盤輸入，都在芯片上分配各自的 I/O 口引腳，這樣就需要對(duì)各自的 I/O 口配置， 并且編寫各自的程序，來實(shí)現(xiàn)各自的功能。與此同時(shí)，為了保護(hù)芯片，未使用的 引腳都要設(shè)置三態(tài)輸入。Cyclone EP1C6Q240的FPGA器件的動(dòng)態(tài)數(shù)碼管和顯示模塊

6、程序的編寫。需要了解EP1C6Q240內(nèi)部原理構(gòu)造，熟悉動(dòng)態(tài)數(shù)碼管和顯示模塊的內(nèi)部功 能指令。(4) 實(shí)現(xiàn)鬧鈴設(shè)置功能和整點(diǎn)報(bào)時(shí)的附加功能的程序編寫。(5) 將各個(gè)模塊單獨(dú)調(diào)試成功后，進(jìn)行整合，進(jìn)行整體系統(tǒng)調(diào)試。3 總體研究思路及預(yù)期研究成果3.1 總體研究思路本設(shè)計(jì)通過在Quartus II編程、運(yùn)用芯片，實(shí)現(xiàn)時(shí)間顯示。運(yùn)用鍵盤對(duì)時(shí)間進(jìn)行 調(diào)時(shí)，并且設(shè)定鬧鐘和定時(shí)鬧鈴。設(shè)計(jì)系統(tǒng)由計(jì)時(shí)模塊、顯示模塊、鍵盤模塊、鬧鈴 模塊、校時(shí)模塊 6個(gè)模塊組成，電路系統(tǒng)構(gòu)成如圖 1 所示：圖1數(shù)字時(shí)鐘電路系統(tǒng)構(gòu)成框圖(1) 分頻模塊晶體振蕩器是構(gòu)成數(shù)字式時(shí)鐘的核心，振蕩器的穩(wěn)定度及頻率的精度決定了數(shù)字 鐘計(jì)時(shí)

7、的準(zhǔn)確程度，它保證了時(shí)鐘的走時(shí)準(zhǔn)確及穩(wěn)定。石英晶體的選頻特性非常好，只有某一頻率點(diǎn)的信號(hào)可以通過它，其它頻率段的 信號(hào)均會(huì)被它所衰減，而且，振蕩信號(hào)的頻率與振蕩電路中的 R、C元件的數(shù)值無關(guān)。 因此，這種振蕩電路輸出的是準(zhǔn)確度極高的信號(hào)。然后再利用分頻電路，將其輸出信號(hào)轉(zhuǎn)變?yōu)槊胄盘?hào)，其組成框圖如圖 2。秒信號(hào)圖2秒信號(hào)產(chǎn)生電路框圖本系統(tǒng)使用的晶體振蕩器電路給數(shù)字鐘提供一個(gè)頻率穩(wěn)定準(zhǔn)確的 48MHz的方波 信號(hào)，其輸出至分頻電路。經(jīng)分頻后輸出 1HZ的標(biāo)準(zhǔn)秒信號(hào)CLK、4MHZ的按鍵掃 描信號(hào)、1KHZ的按鍵去抖信號(hào)和500HZ用于報(bào)時(shí)模塊的輸入信號(hào)。(2) 計(jì)時(shí)模塊將時(shí)鐘的時(shí)、分、秒分成 24

8、個(gè)字節(jié)，秒的個(gè)位為hour3,0，十位為hour4,7以 此類推到hour23,20。數(shù)字時(shí)鐘首先是秒位（共8位）上按照系統(tǒng)時(shí)鐘CLK進(jìn)行計(jì) 數(shù)，存儲(chǔ)器內(nèi)相應(yīng)的秒值加 1；若秒位的值達(dá)到 60（ 110000），則將其清零，并將相 應(yīng)的分位（共 8 位）的值加 1；若分值達(dá)到 60（110000），則清零分位，并將時(shí)位（共 8 位）的值加 1；若計(jì)數(shù)滿 24（ 100100）后整個(gè)系統(tǒng)從 0 開始重新進(jìn)行計(jì)數(shù)。（3）顯示模塊靜態(tài)數(shù)碼管通過分頻模塊得到 1Hz 的頻率信號(hào)，加載于時(shí)鐘輸入端，最后通過 氣短譯碼模塊一碼后在數(shù)碼管上顯示出來。動(dòng)態(tài)數(shù)碼管的 8 個(gè)數(shù)碼管分別由 8 個(gè)選通信號(hào) DIG0

9、DIG7 來選擇。被選通的數(shù) 碼管顯示數(shù)據(jù)， 其余關(guān)閉。 但是本系統(tǒng)的時(shí)鐘是能夠?qū)崿F(xiàn)在同一時(shí)間內(nèi)顯示 8個(gè)數(shù)碼 管上的時(shí)間值，這樣就必須是的 8個(gè)選通信號(hào) DIG0DIG7 分別單獨(dú)選通，同時(shí)在段 信號(hào)輸入口加上對(duì)應(yīng)數(shù)據(jù)管上顯示的數(shù)據(jù)， 于是隨著選通信號(hào)的掃描就能實(shí)現(xiàn)掃描顯 示的目的。 7（4）鬧鐘模塊 鬧鈴模塊用蜂鳴器實(shí)現(xiàn)，當(dāng)系統(tǒng)時(shí)間走時(shí)到整點(diǎn)或者是鬧鈴設(shè)置的時(shí)間，蜂鳴器 會(huì)響起。（5）鍵盤模塊鍵盤模塊設(shè)有 4個(gè)獨(dú)立鍵盤， 功能分別為“設(shè)置”、“確認(rèn)”、“加/鬧鈴開關(guān)”、“減 /整點(diǎn)報(bào)時(shí)開關(guān)”。系統(tǒng)內(nèi)通過編寫鍵盤調(diào)時(shí)的程序，進(jìn)行調(diào)用來實(shí)現(xiàn)。（6）校時(shí)模塊按下設(shè)置鍵可以進(jìn)去 Mode 模式，選

10、擇鬧鐘定時(shí)或者是時(shí)鐘校時(shí)。可以通過“加 /鬧鈴開關(guān)”、“減/整點(diǎn)報(bào)時(shí)開關(guān)”兩個(gè)鍵的控制來實(shí)現(xiàn)調(diào)節(jié)鬧鐘定時(shí)功能或者調(diào)時(shí)的 功能。3.2研究預(yù)期成果在Quartus II下程序調(diào)試成功，在FPGA的EP1C6Q240芯片上進(jìn)行燒寫運(yùn)行， 可以成功初始化時(shí)間信息，并且更新時(shí)間：能顯示時(shí)間信息時(shí)、分、秒。液晶屏的第 四行顯示時(shí)鐘調(diào)整文字。實(shí)現(xiàn)鍵盤控制程序，可以通過四個(gè)按鍵（設(shè)置、加鍵/鬧鐘開關(guān)、減鍵 /整點(diǎn)報(bào)時(shí)開關(guān)、確認(rèn)）對(duì)時(shí)間進(jìn)行調(diào)時(shí)，先按下“設(shè)置”鍵，界面切換 到調(diào)時(shí)界面，“加鍵”和“減鍵”分別對(duì)對(duì)應(yīng)時(shí)間值進(jìn)行加“1”和減“ 1”修改，修改完畢按“確認(rèn)”退出。同時(shí)，也可以通過按鍵設(shè)定鬧鐘時(shí)間，時(shí)間

11、到蜂鳴器鳴叫的 功能。4研究工作計(jì)劃起止時(shí)間內(nèi)容2012.11.212013. 01.19完成開題報(bào)告、文獻(xiàn)綜述、英文翻譯并上父2013.01.202013. 01.21開題報(bào)告答辯，并對(duì)開題報(bào)告、文獻(xiàn)綜述、英文翻譯修改2013.01.222013.02.18熟悉FPGA熟練掌握VerilogHDL編程語言2012.02.192012.03.19完成時(shí)鐘更新程序和LED顯示程序2013.03.202013. 03.22畢業(yè)設(shè)計(jì)中期檢杳實(shí)現(xiàn)按鍵校準(zhǔn)功能、鬧鈴設(shè)置功能和整點(diǎn)報(bào)時(shí)的功能，調(diào)2013. 03.232013.04.20試修改程序，準(zhǔn)備撰寫論文2013.05.042013.05.10論文初

12、稿上交，指導(dǎo)教師評(píng)閱2013.05.042013.05.10評(píng)閱教師評(píng)閱2013.05.112013.05.12畢業(yè)設(shè)計(jì)第一次論文答辯參考文獻(xiàn)71 張 強(qiáng).基 FPGA 的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) J . 儀器表用戶 ,2008,15( 6 ) :103 104.2 潭浩強(qiáng). C 程序設(shè)計(jì) M. ( 第二版). 清華出版社 . 1999: 4-333 紅軍, 謝玉芬 , 方便. 使用的電子日歷鐘程序 J. 電腦編程技巧與維修 , 1997, (4): 20-254 張勇 . 制作基于 DS1302 的電子時(shí)鐘時(shí)的難點(diǎn)分析 J. 濟(jì)南職業(yè)學(xué)院學(xué)報(bào) , 2006.6,(3): 74-755 葛澎. FPGA 時(shí)鐘設(shè)