Virtuoso_cadence_教程輕松學(xué)

1、12第一章 IC設(shè)計(jì)基礎(chǔ) 集成電路設(shè)計(jì)就是根據(jù)電路功能和性能的要求，在正確選擇系統(tǒng)配置、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計(jì)規(guī)則的情況下，盡量減小芯片面積，降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期以保全全局優(yōu)化，設(shè)計(jì)出滿足要求的集成電路。其最終的輸出是掩模版圖，通過制版和工藝流片得到所需的集成電路。3IC設(shè)計(jì)基礎(chǔ) 集成電路制造過程示意圖：4IC設(shè)計(jì)基礎(chǔ) 集成電路設(shè)計(jì)域主要包括三個方面： 行為設(shè)計(jì)（集成電路的功能設(shè)計(jì)） 結(jié)構(gòu)設(shè)計(jì)（邏輯和電路設(shè)計(jì)） 物理設(shè)計(jì)（光刻掩模版的幾何特性和物 理特性的具體實(shí)現(xiàn)）5IC設(shè)計(jì)基礎(chǔ) 集成電路設(shè)計(jì)層次主要包括五個層次：（）系統(tǒng)級（）算法級（）寄存器傳輸級（RTL級）（）邏輯級（）

2、電路級6IC設(shè)計(jì)基礎(chǔ) 集成電路設(shè)計(jì)特點(diǎn)：（1）集成電路對設(shè)計(jì)正確性提出了更為嚴(yán)格的要求。（2）集成電路對外引出端的數(shù)目受外形尺寸限制，外形尺寸與封裝內(nèi)芯片的引腳數(shù)目不可能同步增加，給芯片的檢測帶來困難。（3）集成電路的布局、布線等版圖設(shè)計(jì)更加復(fù)雜，只有最終生成設(shè)計(jì)版圖，通過制作掩模、流片，才能真正實(shí)現(xiàn)集成電路的各種功能。（4）集成電路設(shè)計(jì)必須采用分層次設(shè)計(jì)和模塊化設(shè)計(jì)。7IC設(shè)計(jì)基礎(chǔ) 避免集成電路設(shè)計(jì)中出現(xiàn)錯誤措施有：（1）在芯片中設(shè)置容錯電路，使芯片具有一定的修正功能。（2）借助計(jì)算機(jī)輔助設(shè)計(jì)工具（EDA工具）對設(shè)計(jì)的每個階段進(jìn)行反復(fù)驗(yàn)證和檢查，并對物理因素與電學(xué)性能的交織問題進(jìn)行考慮，以保

3、證設(shè)計(jì)的正確性。8IC設(shè)計(jì)基礎(chǔ) 設(shè)計(jì)信息描述：集成電路設(shè)計(jì)信息描述主要有設(shè)計(jì)圖和語言描述方式。與設(shè)計(jì)層次相對應(yīng)的設(shè)計(jì)描述主要有功能描述、邏輯描述、電路描述、版圖描述。功能和邏輯描述可用設(shè)計(jì)圖和語言實(shí)現(xiàn)。邏輯描述用邏輯圖和邏輯語言實(shí)現(xiàn)。電路描述用電路圖實(shí)現(xiàn)。版圖描述采版圖實(shí)現(xiàn)9IC設(shè)計(jì)基礎(chǔ) IC設(shè)計(jì)流程：10IC設(shè)計(jì)基礎(chǔ) 理想的IC設(shè)計(jì)：根據(jù)設(shè)計(jì)要求進(jìn)行系統(tǒng)編譯，得到系統(tǒng)性能和功能描述；由系統(tǒng)性能和功能描述直接編譯出邏輯和電路描述；再由邏輯和電路描述直接編譯出相應(yīng)的物理版圖描述。 但由于缺少有效的CAD工具，這種技術(shù)迄今難以實(shí)現(xiàn)。目前硅編譯器是設(shè)計(jì)自動化程度最高的一種設(shè)計(jì)技術(shù)，可實(shí)現(xiàn)算法級或寄存

4、器傳輸級到掩模版圖，但是適用于少數(shù)幾種高度規(guī)則結(jié)構(gòu)的集成電路。11IC設(shè)計(jì)基礎(chǔ) 典型的實(shí)際分層次設(shè)計(jì)流程：12IC設(shè)計(jì)基礎(chǔ) 分層次設(shè)計(jì)流程主要適用于數(shù)字系統(tǒng)設(shè)計(jì)，模擬IC設(shè)計(jì)基本上是手工設(shè)計(jì)。 即便是數(shù)字IC設(shè)計(jì)，也需要較多的人工干預(yù)。13IC設(shè)計(jì)基礎(chǔ) IC設(shè)計(jì)方法（1）全定制設(shè)計(jì)（2）半定制設(shè)計(jì) 通道門陣列法 門海法（3）定制設(shè)計(jì) 標(biāo)準(zhǔn)單元法 通用單元法14第二章 EDA概述 電子設(shè)計(jì)自動化（EDA：Electronic Design Automation）就是利用計(jì)算機(jī)作為工作平臺進(jìn)行電子自動化設(shè)計(jì)的一項(xiàng)技術(shù)。 涵蓋內(nèi)容：系統(tǒng)設(shè)計(jì)與仿真，電路設(shè)計(jì)與仿真，印制電路板設(shè)計(jì)與校正，集成電路版圖設(shè)

5、計(jì)數(shù)?；旌显O(shè)計(jì)，嵌入式系統(tǒng)設(shè)計(jì)，軟硬件系統(tǒng)協(xié)同設(shè)計(jì)，系統(tǒng)芯片設(shè)計(jì)，可編程邏輯器件和可編程系統(tǒng)芯片設(shè)計(jì)，專用集成電路設(shè)計(jì)等 15EDA概述 高級硬件描述語言的完善和IP（Intellectual Property）芯核被廣泛使用，使得電子系統(tǒng)和設(shè)計(jì)方式發(fā)生了根本性的轉(zhuǎn)變。 IP是集成電路知識產(chǎn)權(quán)模塊的簡稱，定義為：經(jīng)過預(yù)先設(shè)計(jì)、預(yù)先驗(yàn)證，具有相對獨(dú)立的功能，可以重復(fù)使用在SoC和ASIC中的電路模塊。 IP分三類： 軟核IP 固核IP 硬核IP16EDA概述 軟核IP（soft IP）是用可綜合的硬件描述語言描述的RTL級電路功能塊，不涉及用與什么工藝相關(guān)的電路和電路元件實(shí)現(xiàn)這些描述。 優(yōu)點(diǎn)：設(shè)

6、計(jì)周期短，設(shè)計(jì)投入少，不涉及物理實(shí)現(xiàn)，為后續(xù)設(shè)計(jì)留有很大發(fā)揮空間，增大了IP的靈活性和適應(yīng)性。 缺點(diǎn)：會有一定比例的后續(xù)工序無法適應(yīng)軟核IP設(shè)計(jì)，從而造成一定程度的軟核IP修正，在性能上有較大的不可預(yù)知性。17EDA概述 硬核IP（Hard IP）是經(jīng)過布局、布線并針對某一特定工藝庫優(yōu)化過的網(wǎng)表或物理級版圖，通常是GDS-Stream的文件形式。 優(yōu)點(diǎn)：在功耗、尺寸方面都作了充分的優(yōu)化，有很好的預(yù)知性。 缺點(diǎn)：由于對工藝的依賴性使得其靈活性和可移植性都較差。18EDA概述 固核IP（Firm IP）是已經(jīng)基于一般工藝庫進(jìn)行了綜合和布局IP核，通常以網(wǎng)表的形式提交客戶使用。 固核IP在結(jié)構(gòu)、面積

7、以及性能的安排上都已進(jìn)行了優(yōu)化。固核IP提供了介于軟和IP和硬核IP之間的一個折中方案，比起硬核IP，具有較好的靈活性和可移植性，比起軟和IP在性能和面積上有較好的可預(yù)知性。19EDA概述 EDA發(fā)展概況：（1）20世紀(jì)60、70年代出現(xiàn)計(jì)算機(jī)輔助設(shè)計(jì)（CAD）（2）隨后出現(xiàn)CAE、CAM、CAT、CAQ。（3）20世紀(jì)80年代，初級的具有自動化功能的EDA出現(xiàn)。（4）20世紀(jì)90年代，EDA技術(shù)滲透到電子設(shè)計(jì)和集成電路設(shè)計(jì)各個領(lǐng)域，形成了區(qū)別于傳統(tǒng)設(shè)計(jì)的整套設(shè)計(jì)思想和方法。（5）當(dāng)前，深亞微米工藝和SoC設(shè)計(jì)對EDA技術(shù)提出更高更苛刻的要求。20EDA概述 EDA與傳統(tǒng)CAD主要區(qū)別：（1）

8、DEA提供的電路圖形背后依靠標(biāo)準(zhǔn)的程序化模型或模型庫的支持，使得設(shè)計(jì)的電路具有仿真和分析的基本條件，傳統(tǒng)CAD僅僅是輔助作圖工具，圖形背后沒有深層次的物理含義。（2）EDA自動化、智能化程度更高，功能豐富完善。（3）EDA的開放性和數(shù)據(jù)交換性更好。（4）EDA技術(shù)面向設(shè)計(jì)對象，更貼近實(shí)踐。21EDA概述 EDA技術(shù)特征：（1）硬件采用工作站和PC機(jī)。（2）具有IP模塊化芯核的設(shè)計(jì)和可重復(fù)利用功能。（3）EDA技術(shù)采用高級硬件描述語言描述硬件結(jié)構(gòu)、參數(shù)和功能，具有系統(tǒng)級仿真和綜合能力。22EDA概述 EDA工具一般由兩部分組成： 邏輯工具 物理工具 物理工具主要實(shí)現(xiàn)物理布局布線。 邏輯工具基于網(wǎng)

9、表、布爾邏輯、傳輸時(shí)序等概念。 該兩部分由不同工具承擔(dān)，利用標(biāo)準(zhǔn)化的網(wǎng)表文件進(jìn)行數(shù)據(jù)交換。23EDA概述 EDA應(yīng)用于三方面： 印制電路板的設(shè)計(jì)（PCB） 可編程數(shù)字系統(tǒng)設(shè)計(jì)（CPLD、 FPGA、SOPC） IC設(shè)計(jì)（ASIC, Soc）24EDA概述 EDA軟件功能分類： 設(shè)計(jì)工具（以人機(jī)接口環(huán)境為主） 綜合工具（處理設(shè)計(jì)目標(biāo)）25EDA概述 設(shè)計(jì)中采用的輸入方法：數(shù)字IC設(shè)計(jì)：硬件描述語言，狀態(tài)機(jī)，原理圖 模擬IC設(shè)計(jì)：圖形輸入，SIPCE語言輸入 PLD設(shè)計(jì)：HDL語言輸入，原理圖，狀態(tài)機(jī)， 波形輸入 PCB設(shè)計(jì)：原理圖輸入26EDA概述 EDA設(shè)計(jì)方法：（1）行為描述法（2）IP設(shè)計(jì)

10、與復(fù)用技術(shù)（3）ASIC設(shè)計(jì)方法（4）SoC設(shè)計(jì)方法（5）軟硬件協(xié)同設(shè)計(jì)方法27 EDA概述 IC設(shè)計(jì)工具按其用途分類：設(shè)計(jì)工具按其用途分類：（1）設(shè)計(jì)輸入與仿真工具 （Cadence公司的Virtuoso composer、Verilog-XL、NC-verilog ）（2）綜合工具 （Synopsys公司的DC Expert ，Cadence公司的BuilderGates，Magma公司的Blast RTL）（3）布局和布線 （Cadence PKS和SE-PKS ，Synopsys的Physical Compiler, Magma公司的Blast Fusion）（4）物理版圖設(shè)計(jì)和驗(yàn)證工

11、具（Cadence公司的Virtuoso Layout Editor，Synopsys公司的ComsSE ,Tanner公司的 L-edit）（5）模擬電路編輯與仿真（Synopsys公司的HSpice ，Cadence公司的Spectre Simulator ,Tanner公司的S-edit）28EDA概述 EDA主要供應(yīng)商：主要供應(yīng)商：29EDA概述 EDA業(yè)界三強(qiáng)： Cadence，強(qiáng)項(xiàng)為IC版圖設(shè)計(jì)和PCB設(shè)計(jì) Synopsys，強(qiáng)項(xiàng)為邏輯綜合 Mentor Graphics，強(qiáng)項(xiàng)為PCB設(shè)計(jì)和深 亞微米IC設(shè)計(jì)驗(yàn)證和測試30EDA概述 Cadence 公司簡介：公司簡介： 成立于19

12、88年，公司總部位于美國加利福尼亞州的San Jose，是全球最大的EDA供應(yīng)商。 產(chǎn)品涵蓋領(lǐng)域：產(chǎn)品涵蓋領(lǐng)域： 包括系統(tǒng)頂層設(shè)計(jì)與仿真、信號處理、電路設(shè)計(jì)與仿真、PCB設(shè)計(jì)與分析、FPGA及ASIC設(shè)計(jì)以及深亞微米IC設(shè)計(jì)等。31EDA概述 Cadence EDA工具分類： 1、板級電路設(shè)計(jì)系統(tǒng) 工具 Concept HDL原理圖設(shè)計(jì)輸入工具 Check Plus HDL原理圖設(shè)計(jì)規(guī)則檢查工具 SPECTRA Quest Engineer PCB版圖布局規(guī)劃工具 Allegro Expert專家級PCB版圖編輯工具 SPECTRA Expert AutoRouter 專家級pcb自動布線工具

13、 SigNoise信噪分析工具 EMControl 電磁兼容性檢查工具 32EDA概述 2、邏輯設(shè)計(jì)與驗(yàn)證工具 Verilog-xl仿真器 Leapfrog VHDL仿真器 Affirma NC Verilog仿真器 Affirma NC VHDL仿真器 Verifault-XL 故障仿真器 VeriSure代碼覆蓋率檢查工具 Envisia Build Gates 綜合工具 33EDA概述 3、全定制IC設(shè)計(jì)工具 Virtuos Schematic Composer Analog Design Environment Virtuos Layout Editor Spectra Virtuos

14、o Layout Synthesizer Assura dracula Diva 34EDA概述 Synopsys公司簡介：公司簡介： 是為全球集成電路設(shè)計(jì)提供電子設(shè)計(jì)自動化(EDA)軟件工具的主導(dǎo)企業(yè)。為全球電子市場提供技術(shù)先進(jìn)的IC設(shè)計(jì)與驗(yàn)證平臺，致力于復(fù)雜的芯片上系統(tǒng)(SoCs)的開發(fā)?？偛吭O(shè)在美國加利福尼亞州Mountain View，有超過60家分公司分布在北美、歐洲、日本與亞洲。 提供前后端完整IC設(shè)計(jì)方案的領(lǐng)先EDA工具供應(yīng)商。是EDA歷史上第一次由一家EDA公司集成了業(yè)界最好的前端和后端設(shè)計(jì)工具。 35EDA概述 Sysnopsys 公司主要產(chǎn)品公司主要產(chǎn)品 Apollo-II

15、 （為SoC設(shè)計(jì)服務(wù)的布局布線系統(tǒng)） Hercules（層次化的物理驗(yàn)證） PrimeTime（全芯片，門級靜態(tài)時(shí)序分析） Saber（混合信號、混合技術(shù)仿真器） SaberDesigner（簡單易用、交互能力強(qiáng)的設(shè)計(jì)工具） VCS（先進(jìn)的RTL及門級驗(yàn)證平臺 ） Vera（為功能驗(yàn)證提供測試向量自動生成） Cosmos-Scope（圖形化波形分析儀） CosmosLE（自動化的版圖全定制） ComosSE（全定制的自動化仿真環(huán)境） HSPICE（高精度電路仿真 ） NanoSim（存儲器和混合信號驗(yàn)證 ）36EDA概述 Mentor Graphics公司簡介： Mentor Graphics

16、公司成立于1981年，總部位于美國俄勒岡州的Wilsonville。Mentor提供完整的軟件和硬件設(shè)計(jì)解決方案。37EDA概述 Mentor公司的主要產(chǎn)品 Mentor DFT （深亞微米集成電路的設(shè)計(jì)測試） Calibre product suite （深亞微米集成電路的版圖驗(yàn)證） ModelSim ，Eldo ，Mentor Graphics （深亞微米集成電路的系統(tǒng)設(shè)計(jì)仿真） Blast RTL （高容量，快速的邏輯綜合器和靜態(tài)時(shí)序分析模塊） Blast Fusion （完整的從門級網(wǎng)表到芯片的物理設(shè)計(jì)系統(tǒng) ）38第三章Cdence的系統(tǒng)組織結(jié)構(gòu)v大多數(shù) Cadence 工具使用同樣的

17、庫模型，庫結(jié)構(gòu)按目錄結(jié)構(gòu)組織數(shù)據(jù)，這利于不同工具之間的數(shù)據(jù)交互和一致操作。物理組織邏輯組織目錄庫子目錄單元子目錄視圖39系統(tǒng)組織結(jié)構(gòu)vDDMS（Design Data Management System）DDMS物理路徑Path/lib/cell_1/layout_3.0邏輯名稱cell_1 layout 3.0Library.lib 40系統(tǒng)組織結(jié)構(gòu)vTerms and Definitions庫（library）：特定工藝相關(guān)的單元集合單元（cell）：構(gòu)成系統(tǒng)或芯片模塊的設(shè)計(jì)對象視圖（view）：單元的一種預(yù)定義類型的表示CIW：命令解釋窗口屬性（attributes）：預(yù)定義的名稱-值對

18、的集合搜索路徑（search path）：指向當(dāng)前工作目錄和 工作庫的指針41系統(tǒng)啟動v 環(huán)境設(shè)置1 .cshrc 文件設(shè)置 .cshrc文件中指定 Cadence 軟件和 licence 文件所在的路徑 2 .cdsenv 文件設(shè)置 .cdsenv 文件包含了 Cadence 軟件的一些初始設(shè)置，該文件用 SKILL 語言寫，Cadence 可直接執(zhí)行3 .cdsinit 文件設(shè)置42系統(tǒng)啟動5 工藝文件（technology file) 技術(shù)文件包含了設(shè)計(jì)必需的很多信息，對設(shè)計(jì)，尤其是版圖設(shè)計(jì)很重要。它包含層的定義，符號化器件定義，幾何、物理、電學(xué)設(shè)計(jì)規(guī)則，以及一些針對特定 Cadence

19、 工具的規(guī)則定義，如自動布局布線的規(guī)則，版圖轉(zhuǎn)換成 GDSII 時(shí)所使用層號的定義。6 顯示文件（display.drf）43系統(tǒng)啟動v系統(tǒng)啟動1 前端啟動命令命令規(guī)模功能icdes基本數(shù)字模擬設(shè)計(jì)輸入icdssicde 加數(shù)字設(shè)計(jì)環(huán)境icmsm前端模擬、混合、微波設(shè)計(jì)iccaxl前端設(shè)計(jì)加布局規(guī)劃44系統(tǒng)啟動2 版圖工具啟動命令命令規(guī)模功能layouts基本版圖設(shè)計(jì)（具有交互 DRC 功能）layoutPlusm基本版圖設(shè)計(jì)（具有自動化設(shè)計(jì)工具和交互驗(yàn)證工具）45系統(tǒng)啟動3 系統(tǒng)級啟動命令命令規(guī)模功能swbsPcb 設(shè)計(jì)msfbl混合型號IC設(shè)計(jì)icfbxl前端到后端大多數(shù)工具46系統(tǒng)啟動

20、47系統(tǒng)啟動 Command Interpreter Window（CIW）Log 文件菜單欄窗口號輸出域命令提示行輸入域鼠標(biāo)按鈕提示48幫助系統(tǒng)v兩種方式尋求幫助1 openbook 在UNIX提示符下輸入命令 openbook: host openbook &2 工具在線幫助 每個工具右上角的“help”菜單 49第四章 模擬IC設(shè)計(jì)環(huán)境ADEADE環(huán)境下可以：環(huán)境下可以： 選擇仿真器 選擇仿真類型 設(shè)置設(shè)計(jì)變量 提取網(wǎng)表運(yùn)行仿真 快速改變仿真設(shè)置并重新運(yùn)行仿真 在波形顯示器中顯示仿真波形 用波形表達(dá)式評估仿真結(jié)果 進(jìn)行其他仿真，如Corners, Monte Carlo, etc 50S

21、chematic Composor51Schematic Composor52Schematic Composor 新建一個新建一個Cellview In the CIW or Library Manager,select File-New-Cellview53Schematic Composor 添加器件添加器件 Select Add-instance to display the Add Instance form54Schematic Composor 添加連線并給連線命名添加連線并給連線命名 Select Add-Wire or press i to add wires for ins

22、tances Select Add-Wirename to display the view of add wire name55Schematic Composor 添加管腳添加管腳 Select Add-pin or press p 每一個管腳都有確定的名字和方向（input，output，or inputoutput）。 管腳有三種類型管腳有三種類型： Schematic pins Symbol pins Offsheet pins56Schematic Composor 添加激勵源添加激勵源 Source and ground cells are in the analoglib li

23、brary.57Schematic Composor 電路檢查電路檢查 Press the button of check and save. 在電路檢查過程中會執(zhí)行以下的程序： Update Connectivity Schematic Rules Check Logical checks Physical Checks Name checks Cross-View Checker Execute Check-Rules Setup to edit the checking rules58Analog Simulation 模擬仿真流程：59Analog Simulation 啟動仿真環(huán)境啟

24、動仿真環(huán)境 Select Tools-Analog Environment from the schematic menu banner,or select Tools-Analog Environment Simulation from the CIW60Analog Simulation 設(shè)置仿真器設(shè)置仿真器 Select Simulator/Directory/Host61Analog Simulation 設(shè)置模型文件設(shè)置模型文件 Select the model files in simulation window, Select Setup-Model Libraries62Ana

25、log Simulation 設(shè)置設(shè)計(jì)變量設(shè)置設(shè)計(jì)變量 Select Variables-Edit or click the Edit Variables icon63Analog Simulation 設(shè)置仿真類型設(shè)置仿真類型 Select Analyses-Choose or click the Choose Anayses icon64Analog Simulation 選擇信號輸出選擇信號輸出 Select :Output-To Be Plotted-Select On Schematic65Analog Simulation 提取網(wǎng)表提取網(wǎng)表66Analog Simulation 運(yùn)

26、行仿真運(yùn)行仿真 Select Simulation-Run or Select the Run icon on the right side of the simulation window67Simulation Results Display Tools 波形顯示工具用于顯示仿真數(shù)據(jù)，波形顯示工具用于顯示仿真數(shù)據(jù)，Cadence中中波形顯示及相關(guān)工具包括：波形顯示及相關(guān)工具包括： WaveScan Waveform Window（AWD） Waveform Calculator（WaveScan&AWD） Results Browser Snapshot Tool Annotating C

27、omponent Display68Simulation Results Display Tools 波形顯示工具選擇：波形顯示工具選擇： Accessible from the Session-Options command window in ADE to switch between AWD and Wavescan69Simulation Results Display Tools The WaveScan Results Browser Select Tools-Results Browser from ADE70Simulation Results Display Tools Ca

28、lculator in WaveScan71Simulation Results Display Tools The Waveform Window(AWD)72SKILL and OCEAN SKILL是DF和ADE環(huán)境的基本描述語言。 OCEAN命令語言是基于SKILL語言的，并且很多SKILL和OCEAN命令是相似而且可以互換的。73SKILL and OCEAN SKILL語言是一種基于圖形界面的程序語言。 DF和ADE環(huán)境下大多數(shù)的特征和應(yīng)用都是用SKILL代碼描述的。 ADE環(huán)境及相關(guān)工具可以通過使用SKILL語言定制化。 SKILL語言是OCEAN命令語言的基礎(chǔ)。74SKILL

29、and OCEAN 執(zhí)行SKILL命令和程序的方法：（1）CIW窗口的命令行接收SKILL命令。（2） CIW窗口的命令行可以執(zhí)行SKILL程序（3）Waveform計(jì)算器的輸入行可以執(zhí)行由SKILL語言描述的算術(shù)運(yùn)算表達(dá)式。75第五章 版圖設(shè)計(jì)工具Virtuoso LEvVirtuoso Layout Editor版圖編輯大師 Cadence最精華的部分在哪里Virtuoso Layout Editor界面漂亮友好功能強(qiáng)大完備操作方便高效76版圖設(shè)計(jì)工具Virtuoso LEv目標(biāo)理解 Layout Editor 環(huán)境學(xué)會如何使用 Layout Editor學(xué)會運(yùn)行交互 DRC&LVS學(xué)會將

30、設(shè)計(jì)轉(zhuǎn)為Stream format學(xué)會定制版圖編輯環(huán)境77版圖設(shè)計(jì)工具Virtuoso LEv單元設(shè)計(jì)具體流程78Virtuoso LE 使用介紹第一步：建庫執(zhí)行：執(zhí)行：CIWToolsLibrary Manager LMFileNewLibrary 79Virtuoso LE 使用介紹第二步：指定工藝文件80Virtuoso LE 使用介紹第三步：建立版圖單元執(zhí)行：LMFileNewCell View 81Virtuoso LE 使用介紹第四步：打開版圖單元執(zhí)行：CIWFileOpen 選擇庫選擇視圖選擇單元82版圖設(shè)計(jì)工具Virtuoso LEv版圖編輯環(huán)境83版圖設(shè)計(jì)工具Virtuoso

31、 LEvVirtuoso Layout Editing84版圖設(shè)計(jì)工具Virtuoso LEvLSW-層選擇窗口85版圖設(shè)計(jì)工具Virtuoso LEq設(shè)置有效 Drawing 層 執(zhí)行：執(zhí)行：LSWEditSet Valid Layers 86版圖設(shè)計(jì)工具Virtuoso LEqDisplay Resource Editor87版圖設(shè)計(jì)工具Virtuoso LEqLayers and display.drf88版圖設(shè)計(jì)工具Virtuoso LEqSet Display Options89版圖設(shè)計(jì)工具Virtuoso LEqSet Editor Options90版圖設(shè)計(jì)工具Virtuoso

32、LEq鼠標(biāo)用法91版圖設(shè)計(jì)工具Virtuoso LEq工藝文件流圖92版圖設(shè)計(jì)工具Virtuoso LEvTechnology File 命令93版圖設(shè)計(jì)工具Virtuoso LEv主要編輯命令q Undo取消q Redo恢復(fù)q Move移動q Copy復(fù)制q Stretch拉伸q Delete刪除q Merge合并q Search搜索編輯命令非常友好，先點(diǎn)擊命令，然后對目標(biāo)圖形進(jìn)行操作94版圖設(shè)計(jì)工具Virtuoso LEv主要創(chuàng)建命令qRectangle矩形qPolygon多邊形qPath互聯(lián)qLabel標(biāo)簽qInstance例元qContact通孔現(xiàn)在LSW中選中層，然后點(diǎn)擊創(chuàng)建命令，在

33、畫相應(yīng)圖形95繪制反相器版圖vINV Example 首先回顧一下CMOS反相器制作流程：Stage 1:N wellP well96繪制反相器版圖Stage 2:P diffusionN diffusion97繪制反相器版圖Stage 3:Poly gate98繪制反相器版圖Stage 4:P+ implantN+ implant 99繪制反相器版圖Stage 5:contact100繪制反相器版圖Stage 6:Metal 1101繪制反相器版圖Stage 7:via102繪制反相器版圖Stage 8:Metal 2103繪制反相器版圖 版圖編輯工具使用器件加工工藝流程OK！104繪制反相

34、器版圖1105繪制反相器版圖2106繪制反相器版圖3107繪制反相器版圖4108繪制反相器版圖5109繪制反相器版圖6110繪制反相器版圖7111繪制反相器版圖8112繪制反相器版圖9113Virtuoso Layout Editor 現(xiàn)在，你已經(jīng)掌握版圖編輯大師的基本操作，通過上機(jī)實(shí)驗(yàn)鞏固和提高！114設(shè)計(jì)流程 115版圖驗(yàn)證版圖驗(yàn)證的必要性？ 確保版圖繪制滿足設(shè)計(jì)規(guī)則 確保版圖與實(shí)際電路圖一致 確保版圖沒有違反電氣規(guī)則 可供參數(shù)提取以便進(jìn)行后模擬116版圖驗(yàn)證vIC 后端流程圖:117Cadence 版圖驗(yàn)證工具q Diva Diva 是 Cadence 的版圖編輯大師Virtuoso集成

35、的交互式版圖驗(yàn)證工具，具有使用方便、操作快捷的特點(diǎn)，非常適合中小規(guī)模單元的版圖驗(yàn)證。q Dracula Dracula（吸血鬼）是 Cadence 的一個獨(dú)立的版圖驗(yàn)證工具，按批處理方式工作，功能十分強(qiáng)大，目前是完整芯片驗(yàn)證的標(biāo)準(zhǔn)。118版圖驗(yàn)證工具DIVAv Diva Design Interactive Verification Automation DIVA 是 Cadence軟件中的驗(yàn)證工具集，用它可以找出并糾正設(shè)計(jì)中的錯誤.它除了可以處理物理版圖和準(zhǔn)備好的電氣數(shù)據(jù)，從而進(jìn)行版圖和線路圖的對查（LVS）外。還可以在設(shè)計(jì)的初期就進(jìn)行版圖檢查，盡早發(fā)現(xiàn)錯誤并互動地把錯誤顯示出來，有利于及時(shí)

36、發(fā)現(xiàn)錯誤所在，易于糾正。 119版圖驗(yàn)證工具DIVAq Diva 工具集組成:1.設(shè)計(jì)規(guī)則檢查（iDRC）2.版圖寄生參數(shù)提?。╥LPE）3.寄生電阻提取（iPRE）4.電氣規(guī)則檢查（iERC）5.版圖與電路圖一致比較（iLVS）120版圖驗(yàn)證工具DIVAv Remark:Diva中各個組件之間是互相聯(lián)系的，有時(shí)候一個組件的執(zhí)行要依賴另一個組件先執(zhí)行。例如：要執(zhí)行LVS就先要執(zhí)行DRC。 運(yùn)行 Diva 之前，要準(zhǔn)備好規(guī)則驗(yàn)證文件，這些文件有默認(rèn)名稱：做DRC時(shí)的文件應(yīng)以divaDRC.rul命名，版圖提取文件以divaEXT.rul命名。做LVS時(shí)規(guī)則文件應(yīng)以divaLVS.rul命名。12

37、1版圖驗(yàn)證工具DIVAvDIVA功能qDRCqExtractorqERCqLVS122版圖驗(yàn)證工具DIVAvDRC:對 IC 版圖做幾何空間檢查，以確保線路能夠被 特定加工工藝實(shí)現(xiàn)。vERC:檢查電源、地的短路，懸空器件和節(jié)點(diǎn)等電氣 特性。vLVS:將版圖與電路原理圖做對比，以檢查電路的連 接，與MOS的長寬值是否匹配。vLPE:從版圖數(shù)據(jù)庫提取電氣參數(shù)（如MOS的W、L值 BJT、二極管的面積，周長，結(jié)點(diǎn)寄生電容等） 并以Hspice 網(wǎng)表方式表示電路。 123版圖驗(yàn)證工具DIVAvDIVA工具流程124版圖驗(yàn)證工具DIVAvDesign Rule Checking125版圖驗(yàn)證工具DIVA

38、qDRC 界面126版圖驗(yàn)證工具DIVAChecking Method指的是要檢查的版圖的類型:FlatFlat 表示檢查版圖中所有的圖形，對子版圖塊不檢查。HierarchicalHierarchical利用層次之間的結(jié)構(gòu)關(guān)系和模式識別優(yōu)化，檢查電路中每個單元塊內(nèi)部是否正確。hier w/o optimization hier w/o optimization 利用層次之間的結(jié)構(gòu)關(guān)系而不用模式識別優(yōu)化，來檢查電路中每個單元塊 。Checking Limit Checking Limit 可以選擇檢查哪一部分的版圖: Full Full 表示查整個版圖Incremental Increment

39、al 查自從上一次DRC檢查以來，改變的版圖。by area by area 是指在指定區(qū)域進(jìn)行DRC檢查。一般版圖較大時(shí)，可以分塊檢查。 127版圖驗(yàn)證工具DIVASwitch Names 在在DRC文件中，我們設(shè)置的switch在這里都會出現(xiàn)。這個選項(xiàng)可以方便我們對版圖文件進(jìn)行分類檢查。這在大規(guī)模的電路檢查中非常重要。Echo CommandsEcho Commands 選上時(shí)在執(zhí)行DRC的同時(shí)在CIW窗口中顯示DRC文件。Rules FileRules File 指明DRC規(guī)則文件的名稱，默認(rèn)為divaDRC.rulRules LibraryRules Library 這里選定規(guī)則文件在

40、哪個庫里。MachineMachine 指明在哪臺機(jī)器上運(yùn)行DRC命令。locallocal 表示在本機(jī)上運(yùn)行。對于我們來說，是在本機(jī)運(yùn)行的，選local。remoteremote 表示在遠(yuǎn)程機(jī)器上運(yùn)行。Remote Machine NameRemote Machine Name 遠(yuǎn)程機(jī)器的名字。 128版圖驗(yàn)證工具DIVAv Diva 查錯: 錯誤在版圖文件中會高亮顯示，很容易觀察到。另外也可以選擇Verify-Markers-Find菜單來幫助找錯。單擊菜單后會彈出一個窗口，在這個窗口中單擊apply就可以顯示第一個錯誤。同樣，可以選擇Verify-Markers-ExplainVerif

41、y-Markers-Explain來看錯誤的原因提示。選中該菜單后，用鼠標(biāo)在版圖上出錯了的地方單擊就可以了。也可以選擇Verify-Markers-DeleteVerify-Markers-Delete把這些錯誤提示刪除。 129版圖驗(yàn)證工具DIVA 130版圖驗(yàn)證工具DIVAq分析錯誤（Explain）131版圖驗(yàn)證工具DIVA 132版圖驗(yàn)證工具DIVAvExtractor133版圖驗(yàn)證工具DIVAvExtractor 功能q提取器件和互聯(lián)信息用于 ERC 或 LVSq提取網(wǎng)表q提取有寄生參數(shù)的版圖網(wǎng)表用于模擬v提取層次qFlatqHierarchicalqMicro134版圖驗(yàn)證工具DI

42、VAqExtractor 界面135版圖驗(yàn)證工具DIVA 136版圖驗(yàn)證工具DIVAvLVS137版圖驗(yàn)證工具DIVA LVS138版圖驗(yàn)證工具DIVA LVS Check139版圖驗(yàn)證工具DraculavDracula （吸血鬼）是吸血鬼）是 Cadence 的一個的一個獨(dú)立的版圖驗(yàn)證工具，它采用批處理的獨(dú)立的版圖驗(yàn)證工具，它采用批處理的工作方式。工作方式。Dracula 功能強(qiáng)大，目前被認(rèn)功能強(qiáng)大，目前被認(rèn)為布局驗(yàn)證的標(biāo)準(zhǔn)，幾乎全世界所有的為布局驗(yàn)證的標(biāo)準(zhǔn)，幾乎全世界所有的 IC 公司都拿它作公司都拿它作 sigh-off 的憑據(jù)。特別的憑據(jù)。特別是對整個芯片版圖的最后驗(yàn)證，一定要是對整個

43、芯片版圖的最后驗(yàn)證，一定要交由交由 Dracula 處理。處理。 140版圖驗(yàn)證工具DraculavBasics of Dracula Verication 版圖驗(yàn)證與工藝相關(guān)-需要工藝信息數(shù)據(jù)庫 版圖驗(yàn)證輸入-版圖數(shù)據(jù)(GDSII格式);網(wǎng)表信息(用于LVS);工藝相關(guān)信息 驗(yàn)證方式-Incremental VS Full chip Hierarchical VS Flatten Online VS offline141版圖驗(yàn)證工具DraculavDracula 主要功能: 1設(shè)計(jì)規(guī)則檢查設(shè)計(jì)規(guī)則檢查DRC *2電氣規(guī)則檢查電氣規(guī)則檢查ERC3版圖版圖&原理圖一致性檢查原理圖一致性檢查LVS

44、 *4版圖參數(shù)提取版圖參數(shù)提取LPE5寄生電阻提取寄生電阻提取PRE142版圖驗(yàn)證工具DraculavDracula 的處理流程143版圖驗(yàn)證工具DraculavHow to Use Dracula Tool 創(chuàng)建/獲取命令文件; 填充設(shè)計(jì)數(shù)據(jù)信息; 編譯命令文件; 提交執(zhí)行文件; 查詢驗(yàn)證結(jié)果報(bào)表并修改錯誤;144版圖驗(yàn)證工具Draculav版圖GDSII 格式轉(zhuǎn)換 WHY：Dracula 處理對象是GDSII文件操作步驟：執(zhí)行：CIWFileExportStream彈出如下窗口：145版圖驗(yàn)證工具Dracula 運(yùn)行目錄輸出文件名What is this?146版圖驗(yàn)證工具Dracula It is this,the two units should be consistent!These two items should be changed according to your design147版圖驗(yàn)證工具Dracula 148Dracula-DRCv Function of DRC 檢查布局設(shè)計(jì)與制程規(guī)則的一致性; 基本設(shè)計(jì)規(guī)則包括各層width,spcing及不同層之間的spcing,enclosure等關(guān)系; 設(shè)計(jì)規(guī)則的規(guī)定是基于process