《數(shù)字邏輯與數(shù)字系統(tǒng)》期末考試試題

1、-北京 XX 大學 2006 2007-學年第一學期-A）-數(shù)字邏輯與數(shù)字系統(tǒng)期末考試試題（-一、學生參加考試須帶學生證或學院證明，未帶者不準進入考場。學生必-考試須按照監(jiān)考教師指定座位就坐。-注意二、書本、參考資料、書包等與考試無關的東西一律放到考場指定位置。-事項三、學生不得另行攜帶、使用稿紙，要遵守北京郵電大學考場規(guī)則，有-：-考場違紀或作弊行為者，按相應規(guī)定嚴肅處理。名-：-考試姓-名-數(shù)字邏輯與數(shù)字系統(tǒng)考試時間2007 年 1月 26日-課程姓-題號一二三四五六七八總分-線-線滿分1020101010121414-得分-：-閱卷號-教師：-序-號-內-序-班-訂內-班-一、選擇題（每

2、小題 1 分，共 10 分。）訂-AB-1卡諾圖如圖 1 所示，電路描述的邏輯表達式F=(）。00011110-CD-001-A. m(1,2,4,5,9,10,13,15)-011111-B. m(0,1,3,4,5,9,13,15)-111-C. m(1,2,3,4,5,8,9,14)-1011-裝-D. m(1,4,5,8,9,10,13,15)-圖 1-裝-：-2在下列邏輯部件中，不屬于組合邏輯部件的是（）。號-：-A. 譯碼器B.鎖存器C.編碼器D. 比較器學-號-學-3八路數(shù)據(jù)選擇器，其地址輸入端（選擇控制端）有（）個。-A. 8B. 2C. 3D. 4-4將 D觸發(fā)器轉換為T 觸

3、發(fā)器，圖2 所示電路的虛框QQ-：-內應是（）。D-級-：-班-A. 或非門B.與非門-級-CP-班-C. 異或門D.同或門-T-圖 2-5用 n 個觸發(fā)器構成計數(shù)器，可得到的最大計數(shù)模是（）。-A. 2 nB. 2nC. nD. 2n-16 GAL是指（）。A. 隨機讀寫存儲器B.通用陣列邏輯C.可編程邏輯陣列D.現(xiàn)場可編程門陣列7EPROM 的與陣列（），或陣列（）。A.固定、固定B.可編程、固定C.固定、可編程D.可編程、可編程8在 ispLSI器件中， GRP是指（）。A.通用邏輯塊B.輸出布線區(qū)C.輸入輸出單元D.全局布線區(qū)9.雙向數(shù)據(jù)總線可以采用（）構成。A. 三態(tài)門B.譯碼器C.

4、多路選擇器D.與非門10.ASM 流程圖是設計（）的一種重要工具。A.運算器B.控制器C.計數(shù)器D.存儲器二、填空題（每小題2 分，共 20 分）1.圖 3 所示加法器構成代碼變換電路，若輸入信號B3B2B1B0 為 8421BCD 碼，則輸出端S3S2S1S0 為_ 代碼。2.2:4 譯碼器芯片如圖 4 所示。欲將其改為四路分配器使用，應將使能端G 改為_ ，而地址輸入端 A 、 B 作為 _ 。B 3CoB 2S3Y0 Y1 Y2 Y3B 174LS283B 0S22:4 譯碼器A 3加法器S1GA BA 2S01A 1A 0圖 4圖 33. 門電路的輸入、 輸出高電平賦值為邏輯 _，低電

5、平賦值為邏輯 _，這種關系為負邏輯關系。4. 組合邏輯電路的輸出只與當時的_狀態(tài)有關，而與電路 _的輸入狀態(tài)無關。5譯碼器實現(xiàn)_譯碼，編碼器實現(xiàn)_ 譯碼。6.在同步計數(shù)器中，所有觸發(fā)器的時鐘都與_ 時鐘脈沖源連在一起，每一個觸發(fā)器的_ 變化都與時鐘脈沖同步。7時序邏輯電路中輸出變量是輸入變量和狀態(tài)變量的函數(shù)，該電路為_ 。8在CP脈沖作用下，具有圖5(a)所示功能的觸發(fā)器是_，具有圖5(b) 所示功能的觸發(fā)器是_。X=1XY=1X=001X=1XY=0 01XY= 0X=0XY= 1(a)(b)圖 59. ispLSI 器件具有 _ 條編程接口線。10小型控制器的結構有_ 型、 _型和計數(shù)器型

6、。三、簡答題（各5 分，共 10 分）1寫出 ispLSI1032中通用邏輯塊GLB的五種組態(tài)模式； 指出哪種工作速度最快？哪種工作速度最慢？（5 分）2畫出小型控制器的組成框圖。（ 5 分）四、綜合邏輯電路分析題（10 分）1寫出圖6 中三態(tài)門的輸出信號（2 分）FFQQ（直接寫在圖上）2寫出 F 的邏輯表達式（4 分）3說明圖6 電路的邏輯功能（4 分）五、組合電路設計 （10 分）給定如下兩種門器件，延遲時間分別為：2 輸入與非門計一個 32 位串行進位加法器。1列出一位全加器真值表，并寫出求和、進位邏輯表達式。20ns、異或門（4 分）40ns。設2畫出加法器邏輯電路圖（只畫最低2 位

7、），規(guī)定輸入、輸出均為原變量。（3 分）3計算加法器求和運算的最長時間。（3 分）六、時序邏輯分析（ 12 分）由 D 觸發(fā)器組成的同步時序電路如圖7 所示。1、寫出各觸發(fā)器狀態(tài)方程（3 分）2、列出狀態(tài)轉移表（3 分）3、畫出狀態(tài)轉移圖（3 分）4、說明此電路的邏輯功能（3 分）D0 Q0D1 Q1D2 Q2Q0Q1Q2CP圖 7七、可編程邏輯設計（ 14 分）X=1三比特格雷碼加 / 減計數(shù)器狀態(tài)圖如圖 8所示。X 為輸入控制變量， X=1 時計數(shù)器加， X=0 時HX=0100計數(shù)器減，請用 ABEL-HDL語言的狀態(tài)圖法X=1X=0設計該計數(shù)器（測試向量部可選） 。G101X=0X=1

8、FX=0111X=1A000E110X=1X=0B 001X=1X=0C011X=0X=1X=0D 010X=1圖 8八、小型控制器設計（14 分）圖 9 所示為數(shù)字累加系統(tǒng)的數(shù)據(jù)通路圖，設計計數(shù)器型控制器。寄存器A 從數(shù)據(jù)總線上接收一系列輸入數(shù)據(jù)，寄存器B 保存它們的累加結果，加法器完成求和運算，控制器指揮執(zhí)行部件自動完成上述運算。其中 LDA,LDB為打入寄存器的控制信號，ADD為三態(tài)門使能信號。假設累加系統(tǒng)啟動之前寄存器A、 B 已清零?？刂破鞯臓顟B(tài)變化發(fā)生在T1 節(jié)拍脈沖時間，打入寄存器操作發(fā)生在T2 節(jié)拍脈沖時間，控制器狀態(tài)周期為T=T1+T2。1畫出控制器的 ASM圖數(shù)據(jù)輸入2列出

9、狀態(tài)轉移真值表3寫出激勵方程和控制信號表達式LDA4畫出電路圖寄存器 A控加制法寄存器 B器北京 XX 大學 2006 2007 學年第一學期數(shù)字邏輯與數(shù)字系統(tǒng)期末考試試題(A) 標準答案一、 選擇題（每小題 1 分，共 10 分）1A2B3C4D5A6B7C8D9A10.B二、填空題（每小題2 分，共 20 分）1. 余 3 碼2. 數(shù)據(jù)輸入 D、地址控制輸入 A1 、A03. 0 、14. 輸入、原來5. 多對一、一對多6. 同一個、狀態(tài)7. 米里型8. D 觸發(fā)器、 JK 觸發(fā)器9510. 多路選擇器型（ MUX）、定序型三、 簡答題（各 5 分，共 10 分）1.（ 5 分） ispL

10、SI1032中通用邏輯塊GLB的五種組態(tài)模式是標準組態(tài)，高速直通組態(tài)，異或邏輯組態(tài)，單乘積項組態(tài)，多模式組態(tài)。其中單乘積項組態(tài)最快，多模式和異或邏輯組態(tài)最慢。2（ 5 分）小型控制器的組成框圖?？刂菩盘朤 1T 2T2控制信號譯碼電路TT 1若干觸發(fā)器清零激勵方程邏輯電路反饋輸入信號四、 時序電路分析題（ 10 分）1、（ 2 分）右圖從左到右為A 0 A 1 A2 A3 A152、（4分） FA0 A1 A2A3 A4A5 A6 A7A8 A9 A10 A11 A12 A13 A14 A15F A0 A1 A2 A3 A4 A5 A6A7 A8 A9A10 A11 A12 A13 A14 A

11、153、（ 4 分）當變量 A 0 A 1 A2 A3 A 15 全位 0 時，輸出 F=1,由打入信號打入標志觸發(fā)器保存。 F=1 標志著三態(tài)門輸出信號為全 0。這是判別總線上代碼全為 0 的電路。五、組合電路設計（10 分）1、真值表（ 2 分）AiBiCi-1SiCi0000000110010100110110010101011100111111S iA iB iC i表達式： 2 分C iA i B iA i C i 1B i C i 1A i B i( A iB i) C i 12、畫圖（ 3 分） :C2C1S32S2S1C31 B32A 32C1B2 A2C0 B1 A13、（

12、3 分） 32 位加法器最長時間為：最低位異或門+31 級進位 +最高位異或門：t=40ns+(20+20)ns ×31+40ns=1320ns六、 時序電路分析 （ 12 分）1、寫出狀態(tài)方程(3分 )n1D 0nnQ 0Q1Q2n1D 1nQ 1Q 0n1D 2nQ 2Q 12、 出狀態(tài)轉移表(3 分 )nnnn+1Q1n+1n+1Q2Q1Q0Q2Q00000010010110111111111101101001000010101011010113 狀態(tài)轉移圖（3 分）0656261637464、此電路是五進制計數(shù)器，可自啟動（3 分）七、硬件描述語言設計（14 分）MODULE

13、 counterTITLE '3-bit Gray code counter'（3 分）Clock, pin;X pin;Q2,Q1,Q0 node istype 'reg'QSTATE=Q3,Q2,Q0;A=0,0,0;A=0,0,1;A=0,1,1;（3 分）A=0,1,0;A=1,1,0;A=1,1,1;A=1,0,1;A=1,0,0;EQUATIONS（2 分）QSTATE.CLK=Clock;State_diagram QSTATEState A;CASE X=1:B;X=0:H;END CASEState B;CASE X=1:C;（ 6 分）X=0

14、:A;END CASEState H;CASE X=1:A;X=0:G;END CASEENDState_diagram QSTATEState A: if X=1 then B else H;State B: if X=1 then C else A;State C: if X=1 then D else B;State D: if X=1 then E else C;方案 2State E: if X=1 then F else D;State F: if X=1 then G else E;State G: if X=1 then H else F;State H: if X=1 the

15、n A else G;END八、小型控制器設計（14 分）1、ASM流程圖（ 3 分）2、 狀態(tài)轉移真值表（3 分）PSNS1n0n1n+10n+1QQQQa00b01b01c11a(00)LDAb(01)LDBc(11)LDAd(10)ADD,L DBc11d10d10c113、寫出激勵方程和控制信號表達式（2 分+2 分）D 1Q 1nQ 0nD 0nnQ 0Q 1LDA( Qn QnQ n Q n )T10102LDBnnnn)T 2(Q1Q0Q1Q0ADDQ 1n Q 0n4、設計定序型控制器電路。（ 4 分）Q1LDALDBADDD1Q12Q0Q1T2Q1 Q0Q1D0Q0Q0Q0Q

16、1 Q0Q1Q0Q1Q0Q1Q0T1 (cp)北京 XX 大學 2005 2006 學年第一學期數(shù)字邏輯與數(shù)字系統(tǒng)期末考試試題（B）一、學生參加考試須帶學生證或學院證明，未帶者不準進入考場。學生必考試須按照監(jiān)考教師指定座位就坐。注意二、書本、參考資料、書包等與考試無關的東西一律放到考場指定位置。事項三、學生不得另行攜帶、使用稿紙，要遵守北京郵電大學考場規(guī)則，有考場違紀或作弊行為者，按相應規(guī)定嚴肅處理?？荚嚳荚嚂r間年月日課程題號一二三四五六七八總分滿分得分閱卷教師一、選擇題（每小題1 分，共 10 分。）1邏輯函數(shù)FA BB DEGA BB的最簡式為（）。A. FBB.F=BC.F=0D.F=1

17、2邏輯函數(shù)F（ ABC） =A C的最小項標準式為（）。A.F= (0,3)B.FA CA CC.F=m0+m 2+m 5+m 7D. F= (0,1,6,7)3八進制數(shù) (573.4) 8 的十六進制數(shù)是（）。A.(17C.4) 16B.(16B.4)16C. (17B.8)16D. (17B.5)164 在下列電路中，不是組合邏輯電路的是（）。A. 編碼器B.鎖存器C.全加器D.比較器5 八路數(shù)據(jù)分配器，其數(shù)據(jù)輸入端有（）個。A.1B.2C.3D.86n 個觸發(fā)器構成的扭環(huán)計數(shù)器中，無效狀態(tài)有（）個。A.nB.2nC.2n-1D. 2n-2n7構成數(shù)字系統(tǒng)必不可少的邏輯執(zhí)行部件為（）。A.

18、控制器B.計數(shù)器C.基本子系統(tǒng)D.邏輯門8電路如圖 1 所示，其中完成 Q n 1Q nA電路是（）。JQATQCPKQCPAA圖 1QB9.使用 256× 4 位 EPROM芯片構成2K× 32 位存儲器，共需EPROM芯片（）片。A.64B.32C.48D.1610. 在 ispLSI1032中，巨塊是（）。A. 邏輯宏單元B.輸出布線C.時鐘設置網(wǎng)絡D.GLB及其對應的ORP，IOC 等的總稱二、填空題（每小題2 分，共 20 分）1.用卡諾圖判斷函數(shù)FABBCAC和 GA BB CA C 之間的邏輯關系是_ 。2. 一個邏輯函數(shù)如果有 n 個變量，則有 _ 個最小項

19、。任何一個邏輯函數(shù)可以化成一組 _ 之和表達式。3. 在 ABEL_HDL語言中，等式A = D $ (B= =C) 的兩個結果分別是_ 和_ 。4. 奇偶校驗可以檢測出 _（幾）位錯。若有一個七位二進制數(shù)為 1000110，其監(jiān)督碼元（奇偶校驗位）是_時為偶校驗。5. 一個由 3:8 譯碼器構成的邏輯電路如圖2所示，函數(shù) F 的最小項表達式為_ 。F6. 某移位寄存器的時鐘脈沖頻率為100KHz，欲將存放在該寄存器中的數(shù)左移16 位，完成該操作需要 _ S。Y0 Y1 Y2Y 3Y 4Y5 Y6 Y7A 2A 1A03:8 譯碼器7. 用計數(shù)器產(chǎn)生 110010 序列，至少需要_個觸發(fā)器。A

20、圖 2B C8.控制器的控制過程可以用_ 圖表示出來，它能和實現(xiàn)它的_ 很好地對應起來。9. 1M× 4 位的 RAM芯片，其地址線是 _ 條；數(shù)據(jù)線是 _ 條。10. 從編程功能來講 GAL的與陣列 _ ；或陣列 _ 。三、簡答題（每小題5 分，共 10 分）1. 描述米里型和摩爾型時序電路的定義。2. 比較定序型控制器和計數(shù)型控制器的特點。四、簡單分析題（每小題5 分，共 10 分）1. 分析圖 3 所示邏輯電路的功能。Y 1CY 2AB圖 32、 分析由 74LS90 異步計數(shù)器構成的電路圖4，寫出電路采用什么編碼？為模幾計數(shù)器？功能表如下：R01R02R91R92CP1CP2

21、QDQCQBQA說明110xxx0000異步置 011x0xx0000異步置 00x11xx1001異步置 9x011xx1001異步置 9x0x00二進制計數(shù)由QA輸出x00x0五進制計數(shù)由 QDQCQB 輸出0xx0QA8421 碼十進制計數(shù)QD QCQBQA 輸出0x0xQD5421 碼十進制計數(shù)ADC B輸出QQQ QQAQBQCQDCP174LS90CPCP2R021R91R92R01圖 4五、組合電路設計 （ 10 分）設 A、B、C 為保密鎖的 3 個按鍵， 當 A 鍵單獨按下時， 鎖既不打開也不報警； 只有當 A、B、 C 或者 A、 B 或者 A、 C 分別同時按下時，鎖才能

22、被打開，當不符合上述組合狀態(tài)時，將發(fā)出報警信息，請設計此保密鎖的邏輯電路。 列真值表。 求最簡邏輯表達式。 （卡諾圖） 畫出用與非門實現(xiàn)的電路圖。六、時序電路設計（ 12 分）某計數(shù)器的輸出波形如圖5 所示。 試確定該計數(shù)器的計數(shù)循環(huán)中有幾個狀態(tài)？ 列出狀態(tài)轉移真值表、畫出狀態(tài)轉移圖。 若使用 D 觸發(fā)器，寫出激勵方程表達式。 畫出計數(shù)器電路圖。CPQ3Q2Q1圖 5北京 XX 大學 2005 2006 學年第一學期數(shù)字邏輯與數(shù)字系統(tǒng)期末考試試題標準答案二、 選擇題（每小題1 分，共 10 分）1D2C3C4B5A6D7C8A9A10D二、填空題（每小題2 分，共 20 分）1.FG2.2 n

23、,最小項3.AD ,A=D4. 1 位(奇數(shù)位)，15.F( 1,2,3,7 )6.1607.38.ASM圖，硬件920， 410可編程，固定三、簡答題1、（ 5 分，每個概念各占2.5 分）同步時序邏輯電路按其輸入與輸出的關系不同，可分為米里型和摩爾型兩類。在輸出表達式中包含輸入變量和狀態(tài)變量時，稱之為米里型時序邏輯電路。在輸出表達式中只包含狀態(tài)變量時，稱之為摩爾型時序邏輯電路。2、（ 5 分，每個概念各占2 分，特點 1 分）將所要求的控制狀態(tài)按一定原則進行編碼分配，從而設計的狀態(tài)計數(shù)型的控制器稱之為計數(shù)器型控制器。這種方法的優(yōu)點是對于控制狀態(tài)數(shù)較多時，為了節(jié)省觸發(fā)器數(shù)目，采用編碼方式組成

24、狀態(tài)。對n 個觸發(fā)器進行編碼最多可代表 2n 個狀態(tài)，也就是可以構成 2n 個狀態(tài)編碼。缺點是算法流程圖中的微小變化，都要重新逐一計算生成次態(tài)激勵函數(shù)。定序型控制器需要較多數(shù)量的觸發(fā)器，其基本思想是一對一法，即觸發(fā)器的數(shù)目代表了狀態(tài)數(shù)，并依賴最新的代碼實現(xiàn)狀態(tài)轉換。這種方法的優(yōu)點是設計簡單，不需要狀態(tài)譯碼。四、簡單分析題（每小題5 分，共 10 分）1真值表（ 2 分）ABCY2Y10000000110010100110110010101011100111111表達式（ 2 分）Y 1AB( AB ) CY 2ABC該電路為全加器（ 1 分）2 5421 碼（ 2 分），當 QAQDQCQB=

25、1010(7) 時置 9。從 9 到 0 需要一個時鐘脈沖，即（0）（ 1）（ 2）（ 3）（ 4）（ 5）（ 6）（ 7）（9）（ 0）因此為模 8 計數(shù)器（ 3 分）五、 組合電路設計 （10 分） 真值表（ 3 分）ABCFG0000000101010010110110000101101101011110表達式（ 3 分）FABACGA BA CAB00011110C0001010011ABC0001111000100A11100畫電路圖（ 4 分）BFCFABACGABACG六、 時序電路設計 （ 12 分） 該計數(shù)器的計數(shù)循環(huán)中7 個狀態(tài)。（ 2 分） 列出狀態(tài)轉移真值表、畫出狀態(tài)轉移圖。（4 分）nnnn+1n+1n+1Q2Q1Q0Q2Q1Q0001011011111111110110100100010010101101001000 若使用 D觸發(fā)器，寫出激勵方程表達式。（3 分）Q2n