實驗七狀態(tài)機邏輯電路設計

1、EDA課程課程 實驗七實驗七狀態(tài)機邏輯電路設計狀態(tài)機邏輯電路設計EDA課組一、實驗目的：一、實驗目的：1、了解狀態(tài)機狀態(tài)機邏輯電路設計原理及邏輯電路設計原理及特點；2、學習使用使用狀態(tài)機狀態(tài)機邏輯電路設計邏輯電路設計方法。二、實驗內容二、實驗內容2、通過仿真軟件進行驗證仿真通過仿真軟件進行驗證仿真 。1、 設計設計兩種兩種典型典型狀態(tài)機狀態(tài)機邏輯電路系統(tǒng)邏輯電路系統(tǒng)；三、實驗原理三、實驗原理有限狀態(tài)機是一個廣義的時序電路，它能將復雜邏輯分解為眾多狀態(tài)來完成，有限狀態(tài)機是一個廣義的時序電路，它能將復雜邏輯分解為眾多狀態(tài)來完成，使復雜邏輯層次分明，是設計復雜電路的方法。使復雜邏輯層次分明，是設計復

2、雜電路的方法。根據輸入與輸出機狀態(tài)之間的關系，狀態(tài)機分為兩類：摩爾型（根據輸入與輸出機狀態(tài)之間的關系，狀態(tài)機分為兩類：摩爾型（moore）狀態(tài)）狀態(tài)機和米里型（機和米里型（Mealy）。）。摩爾型（摩爾型（Moore）狀態(tài)機）狀態(tài)機 米里型（米里型（Mealy）狀態(tài)機）狀態(tài)機 三、實驗步驟三、實驗步驟1、序列檢測器的設計序列檢測器是一種用來監(jiān)測一組或多組序列信號的電路，在數據通信、雷達、遙感、遙測等領域中廣泛應用主要用于檢測同步識別標志。下面通過Mealy型狀態(tài)機設計由輸入信號中檢測010序列，狀態(tài)編碼采用格雷編碼。dinclkresetdouts0s2s11/00/11/01/00/00/0

3、框圖狀態(tài)圖狀態(tài)表當前狀態(tài)當前狀態(tài)下一狀態(tài)下一狀態(tài)din=0din=1s0=00s1,0s0,0s1=01s1,0s2,0s2=11s1,1s0,0由輸入信號檢測010序列Verilong程序module mealyfsm(clk,reset,din,dout, cs_state,ns_state);output dout;output 1:0 cs_state,ns_state;input clk,reset,din;reg dout;/用格雷碼編碼聲明狀態(tài)值parameter 1:0 s0=2b00,s1=2b10,s2=2b11;reg 1:0cs,ns;assign cs_state=c

4、s,ns_state=ns;always(posedge clk,posedge reset)begin if(reset=1b1) /異步復位，高電平有效 cs=s0;else cs=ns; end/次態(tài)計算及輸出信號產生，always(cs,din) case(cs)s0:begin dout=1b0; if(din=1bx)ns=s0; else ns=(din)?s0:s1; end s1:begin dout=1b0; ns=(!din)?s1:s2; end s2:begin dout=(din)?1b0:1b1; ns=(din)?s0:s1; end default:begin

5、 dout=1b0; ns=s0; end endcaseendmodulemealy型狀態(tài)機仿真結果S00S11S210/01/01/01/00/00/1可見輸出可見輸出dout和次態(tài)和次態(tài)ns均由狀態(tài)均由狀態(tài)cs和輸入和輸入din共同決。這是共同決。這是mealy狀狀態(tài)機特點。態(tài)機特點。2、二進制乘法器設計：、二進制乘法器設計： 實現兩個實現兩個8位二進制數的乘法運算，被乘數（位二進制數的乘法運算，被乘數（mend)和乘數（和乘數（mplr)存放存放在寄存器在寄存器mcnd_temp和和acc7:0中，乘積為中，乘積為16進制數，運算完后存放在進制數，運算完后存放在16位位寄存器寄存器ac

6、c15:0中。中。shiftaddcomp1initcount8遞增countacc右移復位acc初始化countreset=1reset=0如果acc0=1將mcnd加到acc輸出done=1count=8乘法狀態(tài)機的狀態(tài)圖乘法狀態(tài)機的狀態(tài)圖狀態(tài)機模型開始處于狀態(tài)機模型開始處于init狀態(tài)，并且只要復位信號狀態(tài)，并且只要復位信號reset為高電平，就停留在為高電平，就停留在該狀態(tài)。當該狀態(tài)。當reset為為0時，累加器時，累加器acc清零，計數器清零，計數器count被復位，被乘數被復位，被乘數mcnd和乘數和乘數mplr被加載到寄存器被加載到寄存器mcnd_temp和和acc的低的低8位中

7、，然后進入位中，然后進入add狀態(tài)。狀態(tài)。當處于當處于add狀態(tài)時，只要當乘數的最低位（狀態(tài)時，只要當乘數的最低位（acc0）為）為1時，將被乘數加到部時，將被乘數加到部分積（分積（acc的高八位）中，然后進入到的高八位）中，然后進入到shift狀態(tài)中。狀態(tài)中。在在shift狀態(tài)時，將部分積（狀態(tài)時，將部分積（acc）右移一位，并將計數器（）右移一位，并將計數器（count）加）加1，如，如果計數器值為果計數器值為8，則進入，則進入compl狀態(tài)；如果計數器值小于狀態(tài)；如果計數器值小于8，則返回到，則返回到add狀態(tài)狀態(tài)進行下一輪移位相加直到計數器值變?yōu)檫M行下一輪移位相加直到計數器值變?yōu)?。c

8、ompl狀態(tài)表示運算完成，將輸出使能信號狀態(tài)表示運算完成，將輸出使能信號done置為高，此時置為高，此時acc內存放的內存放的即為乘法器運算的結果，然后返回即為乘法器運算的結果，然后返回init狀態(tài)。狀態(tài)。乘法器狀態(tài)機Verilog程序module multi8(mplr,mcnd,clk,reset,done,acc,count, mul_state,next_state); output done; output 15:0 acc; output 2:0 count; output 1:0 mul_state,next_state; input 7:0 mplr,mcnd; input c

9、lk,reset; reg 15:0 acc; reg 1:0 cs,ns; reg7:0 mcnd_temp; reg2:0 count; reg done;/定義狀態(tài)編碼為格雷碼parameter 1:0 init=2b00,add=2b01,shift=2b11,compl=2b10;assign mul_state=cs;/方便查看狀態(tài)機狀態(tài)轉換過程assign next_state=ns;always (negedge clk,posedge reset) if(reset) cs=init; else cs=ns;乘法器狀態(tài)機Verilog程序/次態(tài)計算always(cs)begi

10、n ns=init; case(cs) init:ns=add; add:ns=shift; shift:if(count=4b1000)ns=compl; else ns=add; compl:ns=init; endcaseend/產生輸出信號always(negedge clk) case(cs) init:begin acc15:8=8b0000_0000; acc7:0=mplr; done=1b0; mcnd_temp7:0=mcnd; count=3b000; end/判斷乘數最高位是否為1，/則將被乘數加到部分積中add:if(acc0=1b1) acc=acc+mcnd_temp,8b0000_0000); else acc=a