課程設(shè)計交通燈控制器的EDA設(shè)計

1、沈陽工程學(xué)院課程設(shè)計（論文）摘 要eda技術(shù)用于電子產(chǎn)品設(shè)計中比較先進的技術(shù)，可以代替設(shè)計者完成電子系統(tǒng)設(shè)計中的大部分工作，而且可以直接從程序中修改錯誤及系統(tǒng)功能而不需要硬件電路的支持，既縮短了研發(fā)周期，又大大節(jié)約了成本，受到了電子工程師的青睞。 及計算機應(yīng)用等領(lǐng)域的重要性突出。隨著技術(shù)市場與人才市場對eda的需求不斷提高，產(chǎn)品的市場需求和技術(shù)市場的要求也必然會反映到教學(xué)領(lǐng)域和科研領(lǐng)域中來。因此學(xué)好eda技術(shù)對我們有很大的益處。eda功能強大，一臺計算機、一套eda軟件和一片或幾片大規(guī)模可編程芯（cpld/fpga或isppac），就能完成電子系統(tǒng)的設(shè)計。eda技術(shù)涉及面廣，內(nèi)容豐富

2、，但在教學(xué)和技術(shù)推廣層面上，應(yīng)用較為廣泛的是基于可編程器件的eda技術(shù)，它主要包括如下四大要素：1大規(guī)模可編程器件，它是利用eda技術(shù)進行電子系統(tǒng)設(shè)計的載體；2硬件描述語言，它是利用eda技術(shù)進行電子系統(tǒng)設(shè)計的主要手段；3軟件開發(fā)工具，它是利用eda技術(shù)進行電子系統(tǒng)的智能化的自動化設(shè)計工具；4實驗開發(fā)系統(tǒng)，它是利用eda技術(shù)進行電子系統(tǒng)設(shè)計的下載工具及硬件驗證工具。     實現(xiàn)路口交通燈系統(tǒng)的控制方法很多，可以用標準邏輯器件、可編程序控制器plc、單片機等方案來實現(xiàn)。但是些控制方法的功能修改及調(diào)試都需要硬件電路的支持，在一定程度上增加了功能修

3、改及系統(tǒng)調(diào)試的困難。因此，在設(shè)計中采用eda技術(shù)，應(yīng)用目前廣泛應(yīng)用的vhdl硬件電路描述語言，實現(xiàn)交通燈系統(tǒng)控制器的設(shè)計，利用maxplus集成開發(fā)環(huán)境進行綜合、仿真，并下載到cpld可編程邏輯器件中，完成系統(tǒng)的控制作用。關(guān)鍵詞eda，系統(tǒng)，控制器，交通燈abstractthe eda technique used for an electronics product design medium more forerunner of technique, can replace design completion electronics system design medium of big

4、part work, and can direct from in the procedure modification mistake and system function but not demand hardware electric circuit of support, since shortenned development period, again consumedly economy cost, was subjected to the electronics engineer's favor. the realization street corner trans

5、portation light system of control the method be a lot of, can use standard logic spare part, programmable preface controller plc, list slice machine etc. project come to realization. but some control method of function modification and adjust to try all demand hardware electric circuit of support, t

6、o some extent increment function modification and the system adjust to try of difficulty. therefore, in the design adoption eda technique, application extensive currently application of vhdl hardware electric circuit description language, realization the transportation light system controller of des

7、ign, make use of maxplus integration the development environment carry on comprehensive, imitate true, and download arrive the cpld programmable logic spare part in, completion system of control function.keywords eda, system, controller, transportation light目 錄摘 要iabstractii目 錄iii引 言12硬件電路介紹22.1 eda

8、技術(shù)介紹22.2交通燈控制器的基本要求22.3交通燈控制器的原理描述32.4交通燈控制器的基本方案43各單元電路設(shè)計53.1 jtdkz53.2 xskz73.3 cnt45s83.4 cnt25s113.5 cnt05s143.6交通燈控制器的頂層原理16結(jié) 論17致 謝18參考文獻19附 錄20- 27 -引 言eda技術(shù)是用于電子產(chǎn)品設(shè)計中比較先進的技術(shù)，可以代替設(shè)計者完成電子系統(tǒng)設(shè)計中的大部分工作，而且可以直接從程序中修改錯誤及系統(tǒng)功能而不需要硬件電路的支持，既縮短了研發(fā)周期，又大大節(jié)約了成本，受到了電子工程師的青睞。  vhdl英文全稱為：very high sp

9、eed integrated circuit hardware description language，即超高速集成電路硬件描述語言。當今，在電子工程領(lǐng)域，vhdl已經(jīng)成為事實上的通用硬件描述語言vhdl起源于1983年，1986年美國電氣和電子工程師協(xié)會（ieee）開始工作，討論vhdl標準。1987年12月ieee接受vhdl為標準hdl，這就是ieee std 1076-1987（ltm87）。1993年ieee對vhdl重新修訂，增加了一些功能，公布了新標準版本ieee std 1076-1993（lrm93）。嚴格的說，vhdl93和vhdl87并不完全兼容（vhdl93從更高的抽

10、象層次和系統(tǒng)描述能力上擴展了vhdl的內(nèi)容。例如，增加了一些保留字并刪去了某些屬性），但是，對vhdl87的源碼只做少許簡單的修改就可以成為合法的vhdl93代碼（bfmr93）。vhdl主要用于描述和設(shè)計復(fù)雜數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。在工程設(shè)計方面有很多優(yōu)點。首先，與其他的硬件描述語言相比，vhdl描述能力更強，從而決定了它成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。其次，vhdl技術(shù)完備，具有豐富的仿真語句和庫函數(shù)。而且還支持同步電路、異步電路和其他電路的設(shè)計。再次，vhdl設(shè)計方法靈活，對設(shè)計的描述具有相對獨立性。設(shè)計者可以不懂硬件結(jié)構(gòu)，可以不管最終設(shè)計實現(xiàn)的目標器件，而進行獨立的設(shè)計。

11、最后，vhdl支持廣泛，目前大多數(shù)eda工具幾乎都在不同程度上支持vhdl。  實現(xiàn)路口交通燈系統(tǒng)的控制方法很多，可以用標準邏輯器件、可編程序控制器plc、單片機等方案來實現(xiàn)。但是這些控制方法的功能修改及調(diào)試都需要硬件電路的支持，在一定程度上增加了功能修改及系統(tǒng)調(diào)試的困難。因此，在設(shè)計中采用eda技術(shù)，應(yīng)用目前廣泛應(yīng)用的vhdl硬件電路描述語言，實現(xiàn)交通燈系統(tǒng)控制器的設(shè)計，利用maxplus集成開發(fā)環(huán)境進行綜合、仿真，并下載到cpld可編程邏輯器件中，完成系統(tǒng)的控制作用。2硬件電路介紹2.1 eda技術(shù)介紹電子設(shè)計自動化技術(shù)是一種以計算機為基本工作平臺，利用計算機圖形學(xué)、拓

12、撲邏輯學(xué)、計算數(shù)學(xué)，以至人工智能學(xué)等多種計算機應(yīng)用學(xué)科的成果開發(fā)出來的一整套軟件工具，是一種幫助電子設(shè)計工程師從事電子元件、產(chǎn)品和幾桶設(shè)計的綜合技術(shù)。eda技術(shù)就是以微電子技術(shù)微物理成面，現(xiàn)代電子設(shè)計技術(shù)為靈魂，計算機軟件為技術(shù)手段，最終形成集成電子系統(tǒng)或集成電路為目的的一門新興技術(shù)。由此可見，eda技術(shù)的使用對象由兩大類人員組成。一類是專用集成電路asic的芯片設(shè)計研發(fā)人員；另一類是廣大的電子線路設(shè)計人員，他們不具備專門的集成電路（ic）深層次的知識。eda技術(shù)包含以下特點：1，eda技術(shù)所用器件體積小巧、使用靈活、成本低，易于真正產(chǎn)品化。組裝各種智能式控制設(shè)備和儀器，能做到機電儀一體化。2

13、，面向控制。能有針對性地解決各種從簡單到復(fù)雜的各類控制任務(wù)，因而能獲得最佳的性能價格比。3，抗干擾能力強，適應(yīng)溫度范圍寬，在各種惡劣的環(huán)境下都能可靠的工作。這是其它微機集中無法比擬的。4，可以方便的實現(xiàn)多機、分布式的集散控制，使整個控制系統(tǒng)的效率大大地提高。5，eda技術(shù)應(yīng)用產(chǎn)品的研制周期短，所開發(fā)出來的樣機就是以后批量生產(chǎn)的產(chǎn)品，可以避免不必要的二次開發(fā)過程。eda的應(yīng)用非常廣泛，比如說在工業(yè)方面，電機控制，工業(yè)機器人，過程控制，智能傳感器，機電儀一體化等都應(yīng)用到了eda技術(shù)。而儀器儀表方面、家用電器、電訊方面、導(dǎo)航與控制方面、汽車方面、數(shù)據(jù)處理方面等多個方面也應(yīng)用到了改技術(shù)。2.2交通燈控

14、制器的基本要求在十字路口，每條道路各有一組紅、黃、綠燈和倒計時顯示器，用以指揮車輛和行人有序地通行。其中，紅燈（r）亮，表示該條道路禁止通行；黃燈（y）亮，表示停車；綠燈(g)亮，表示可以通行。倒計時顯示器是用來顯示允許通行或禁止通行時間。交通燈控制器就是用來自動控制十字路口的交通燈和計時器，指揮各種車輛和行人安全通行。（1）在十字路口的兩個方向上各設(shè)一組紅、綠、黃燈，顯示順序為其中一方向（東西方向）是綠燈、黃燈、紅燈；另一方向（南北方向）是紅燈、綠燈、黃燈。（2）設(shè)置一組數(shù)碼管，以倒計時的顯示方式允許通行或禁止通行的時間，其中綠燈、黃燈、紅燈的持續(xù)時間分別是25s、5s、和45s。（3）當各

15、條路上任意一條上出現(xiàn)特殊情況時，如當消防車、救護車或其他需要優(yōu)先放行的車輛通過時，各方向上均是紅燈亮，倒計時停止，顯示數(shù)字在閃爍。當特殊運行狀態(tài)結(jié)束后，控制器恢復(fù)原來狀態(tài)，繼續(xù)正常運行。（4）用兩組數(shù)碼管實現(xiàn)雙向倒計時顯示。2.3交通燈控制器的原理描述交通燈控制器的核心范圍是一個計數(shù)范圍為059共（60秒）的計數(shù)器和一個根據(jù)計數(shù)值做出規(guī)定反映的控制器。另外，還需要輸入clk時鐘信號。最后，要驅(qū)動七段數(shù)碼管，顯然還需要一個譯碼電路。 54 0紅燈亮綠燈亮綠燈亮綠燈亮紅燈亮東西方向南北方向黃燈亮燈亮2959 292459黃燈亮燈亮圖2.3交通燈控制器原理圖2.4交通燈控制器的基本方案交通燈控制器的

16、核心范圍是一個計數(shù)范圍為059共（60秒）的計數(shù)器和一個根據(jù)計數(shù)值做出規(guī)定反映的控制器。另外，作者所用的實驗儀配備的晶振為20mhz,因此還需要一個分頻電路。最后，要驅(qū)動七段數(shù)碼管，顯然還需要一個譯碼電路。 主干道狀態(tài)轉(zhuǎn)換圖s=0立刻轉(zhuǎn)換下一狀態(tài)s=1s=1s=0s=0s=1step 0 系統(tǒng)下載，主干道開始60s倒計時，不論s有無信號，皆為mgcr狀態(tài)。判斷sstep 1 保持mgcr狀態(tài)，顯示保持5秒。step 2 轉(zhuǎn)入mycr狀態(tài)，開始5s倒計時step 3 轉(zhuǎn)入mrcg狀態(tài)，開始30s倒計時判斷sstep 4 轉(zhuǎn)入mrcy狀態(tài)，開始5s倒計時3各單元電路設(shè)計3.1 jtdkz簡單思路：

17、假設(shè)4種狀態(tài)分別為：a、b、c、d，在clk上升沿來時，根據(jù)sb、sm狀態(tài)判斷交通處于何種狀態(tài)，該狀態(tài)輸出什么信號。設(shè)計的原理圖模塊：設(shè)計源程序：library ieee;use ieee.std_logic_1164.all;entity jtdkz is port(clk,sm,sb:in std_logic; mr,my0,mg0,br,by0,bg0:out std_logic);end entity jtdkz;architecture art of jtdkz is type state_type is(a,b,c,d); signal state:state_type; begi

18、n cnt:process(clk)is variable s:integer range 0 to 45; variable clr,en:bit; begin if(clk'event and clk='1')then if clr='0'then s:=0; elsif en='0'then s:=s; else s:=s+1; end if; case state is when a=>mr<='0'my0<='0'mg0<='1'br<='1&

19、#39;by0<='0'bg0<='0' if(sb and sm)='1' then if s=45 then state<=b;clr:='0'en:='0' else state<=a;clr:='1'en:='1' end if; elsif(sb and(not sm)='1'then state<=b;clr:='0'en:='0' else state<=a;clr:='1

20、9;en:='1' end if; when b=>mr<='0'my0<='1'mg0<='0'br<='1'by0<='0'bg0<='0' if s=5 then state<=c;clr:='0'en:='0' else state<=b;clr:='1'en:='1' end if; when c=>mr<='1'my0<=

21、'0'mg0<='0'br<='0'by0<='0'bg0<='1' if(sm and sb)='1'then if s=25 then state<=d;clr:='0'en:='0' else state<=c;clr:='1'en:='1' end if; elsif sb='0' then state<=d;clr:='0'en:='0'

22、 else state<=c;clr:='1'en:='1' end if; when d=>mr<='1'my0<='0'mg0<='0'br<='0'by0<='1'bg0<='0' if s=5 then state<=a;clr:='0'en:='0' else state<=d;clr:='1'en:='1' end if; end c

23、ase; end if; end process cnt;end architecture art;設(shè)計仿真的截圖：3.2 xskz簡單設(shè)計思路：根據(jù)en45、en25、en05m、en05b的信號以及3個倒計時計數(shù)器的計數(shù)狀態(tài)決定輸出3個倒計時計數(shù)器中某個的狀態(tài)輸出。原理圖模塊：設(shè)計源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cskz is port(ina:in std_logic; outa:out std_logic);end entity cskz;archit

24、ecture art of cskz is begin process(ina)is begin if ina='1'then outa<='1' else outa<='0' end if; end process;end architecture art;設(shè)計仿真的截圖：3.3 cnt45s簡單思路：clk上升沿到來時，若到計時使能信號和sb信號有效，cnt45s開始計數(shù)，并將輸入狀態(tài)通過dout45m、dout45b分別輸出到主、支干道顯示。 設(shè)計的原理圖模塊： 設(shè)計源程序：3library ieee;use ieee.std_

25、logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt45s is port(sb,clk,en45:in std_logic; dout45m,dout45b:out std_logic_vector(7 downto 0);end cnt45s;architecture art of cnt45s is signal cnt6b:std_logic_vector(5 downto 0); begin process(sb,clk,en45) is begin if sb='0' then cnt6b<=cnt

26、6b-cnt6b-1; elsif(clk'event and clk='1')then if en45='1'then cnt6b<=cnt6b+1; elsif en45='0'then cnt6b<=cnt6b-cnt6b-1; end if;end if;end process;process(cnt6b)isbegincase cnt6b iswhen"000000"=>dout45m<="01000101"dout45b<="01010000&qu

27、ot;when"000001"=>dout45m<="01000100"dout45b<="01001001"when"000010"=>dout45m<="01000011"dout45b<="01001000"when"000011"=>dout45m<="01000010"dout45b<="01000111"when"000100"=&

28、gt;dout45m<="01000001"dout45b<="01000110"when"000101"=>dout45m<="01000000"dout45b<="01000101"when"000110"=>dout45m<="00111001"dout45b<="01000100"when"000111"=>dout45m<="001110

29、00"dout45b<="01000011"when"001000"=>dout45m<="00110111"dout45b<="01000010"when"001001"=>dout45m<="00110110"dout45b<="01000001"when"001010"=>dout45m<="00110101"dout45b<="0

30、1000000"when"001011"=>dout45m<="00110100"dout45b<="01101001"when"001100"=>dout45m<="00110011"dout45b<="00111000"when"001101"=>dout45m<="00110010"dout45b<="00110111"when"0011

31、10"=>dout45m<="00110001"dout45b<="00110110"when"001111"=>dout45m<="00110000"dout45b<="00110101"when"010000"=>dout45m<="00101001"dout45b<="00110100"when"010001"=>dout45m<=&q

32、uot;00101000"dout45b<="00110011"when"010010"=>dout45m<="00100111"dout45b<="00110010"when"010011"=>dout45m<="00100110"dout45b<="00110001"when"010100"=>dout45m<="00100101"dout45b&l

33、t;="00110000"when"010101"=>dout45m<="00100100"dout45b<="00101001"when"010110"=>dout45m<="00100011"dout45b<="00101000"when"010111"=>dout45m<="00100010"dout45b<="00100111"when

34、"011000"=>dout45m<="00100001"dout45b<="00100110"when"011001"=>dout45m<="00100000"dout45b<="00100101"when"011010"=>dout45m<="00011001"dout45b<="00100100"when"011011"=>dout

35、45m<="00011000"dout45b<="00100011"when"011100"=>dout45m<="00010111"dout45b<="00100010"when"011101"=>dout45m<="00010110"dout45b<="00100001"when"011110"=>dout45m<="00010101"

36、;dout45b<="00100000"when"011111"=>dout45m<="00010100"dout45b<="00011001"when"100000"=>dout45m<="00010011"dout45b<="00011000"when"100001"=>dout45m<="00010010"dout45b<="00010111

37、"when"100010"=>dout45m<="00010001"dout45b<="00010110"when"100011"=>dout45m<="00010000"dout45b<="00010101"when"100100"=>dout45m<="00001001"dout45b<="00010100"when"100101"

38、;=>dout45m<="00001000"dout45b<="00010011"when"100110"=>dout45m<="00000111"dout45b<="00010010"when"100111"=>dout45m<="00000110"dout45b<="00010001"when"101000"=>dout45m<="000

39、00101"dout45b<="00010000"when"101001"=>dout45m<="00000100"dout45b<="00001001"when"101010"=>dout45m<="00000011"dout45b<="00001000"when"101011"=>dout45m<="00000010"dout45b<=&quo

40、t;00000111"when"101100"=>dout45m<="00000001"dout45b<="00000110"when others=>dout45m<="00000000"dout45b<="00000000"end case;end process;end;設(shè)計仿真的截圖：3.4 cnt25s簡單思路：clk上升沿到來時，若到計時使能信號、sm信號和sb信號有效，cnt25s開始計數(shù)，并將輸入狀態(tài)通過dout25m、dout25b

41、分別輸出到主、支干道顯示。設(shè)計的原理圖模塊：設(shè)計源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt25s is port(sb,sm,clk,en25:in std_logic; dout25m,dout25b:out std_logic_vector(7 downto 0);end entity cnt25s;architecture art of cnt25s is signal cnt5b:std_logic_vector(4 downto 0); beginpro

42、cess(sb,sm,clk,en25)isbegin if sb='0'then cnt5b<=cnt5b-cnt5b-1; elsif sm='0'then cnt5b<=cnt5b-cnt5b-1; elsif(clk'event and clk='1')then if en25='1'then cnt5b<=cnt5b+1; elsif en25='0'then cnt5b<=cnt5b-cnt5b-1; end if; end if; end process; proces

43、s(cnt5b)is begin case cnt5b is when"00000"=>dount25b<="00100101"dout25m<="00110000" when"00001"=>dount25b<="00100100"dout25m<="00101001" when"00010"=>dount25b<="00100011"dout25m<="00101000

44、" when"00011"=>dount25b<="00100010"dout25m<="00100111" when"00100"=>dount25b<="00100001"dout25m<="00100110" when"00101"=>dount25b<="00100000"dout25m<="00100101" when"00110&q

45、uot;=>dount25b<="00011001"dout25m<="00100100" when"00111"=>dount25b<="00011000"dout25m<="00100011" when"01000"=>dount25b<="00010111"dout25m<="00100010" when"01001"=>dount25b<=&q

46、uot;00010110"dout25m<="00100001" when"01010"=>dount25b<="00010101"dout25m<="00100000" when"01011"=>dount25b<="00010100"dout25m<="00011001" when"01100"=>dount25b<="00010011"dout25

47、m<="00011000" when"01101"=>dount25b<="00010010"dout25m<="00010111" when"01110"=>dount25b<="00010001"dout25m<="00010110" when"01111"=>dount25b<="00010000"dout25m<="00010101&quo

48、t; when"10000"=>dount25b<="00001001"dout25m<="00010100" when"10001"=>dount25b<="00001000"dout25m<="00010011" when"10010"=>dount25b<="00000111"dout25m<="00010010" when"10011"

49、=>dount25b<="00000110"dout25m<="00010001" when"10100"=>dount25b<="00000101"dout25m<="00010000" when"10101"=>dount25b<="00000100"dout25m<="00001001" when"10110"=>dount25b<="

50、00000011"dout25m<="00001000" when"10111"=>dount25b<="00000010"dout25m<="00000111" when"11000"=>dount25b<="00000001"dout25m<="00000110" when others=>dount25b<="00000000"dout25m<="00

51、000000"end case;end process;end;設(shè)計仿真的截圖：3.5 cnt05s簡單思路：clk上升沿到來時，若到計時使能信號有效，cnt25s開始計數(shù)，并將輸入狀態(tài)通過dout05輸出到主、支干道顯示。設(shè)計的原理圖模塊：設(shè)計源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt05s isport(clk,en05m,en05b:in std_logic; dout5:out std_logic_vector(7 downto 0);end cn

52、t05s;architecture art of cnt05s is signal cnt3b:std_logic_vector(2 downto 0); begin process(clk,en05m,en05b)is begin if(clk'event and clk='1')then if en05m='1'then cnt3b<=cnt3b+1; elsif en05b='1'then cnt3b<=cnt3b+1; elsif en05b='0'then cnt3b<=cnt3b-cnt3b-

53、1; end if; end if; end process; process(cnt3b) begin case cnt3b is when"000"=>dout5<="00000101" when"001"=>dout5<="00000100" when"010"=>dout5<="00000011" when"011"=>dout5<="00000010" when"100

54、"=>dout5<="00000001" when others=>dout5<="00000000" end case; end process;end;設(shè)計仿真的截圖：3.6交通燈控制器的頂層原理交通燈控制器的核心范圍是一個計數(shù)范圍為059共（60秒）的計數(shù)器和一個根據(jù)計數(shù)值做出規(guī)定反映的控制器。另外，還需要輸入clk時鐘信號。最后，要驅(qū)動七段數(shù)碼管，顯然還需要一個譯碼電路來完成交通燈控制器的設(shè)計。圖3.5交通燈控制器的頂層原理圖結(jié) 論這次為時2周的eda課程設(shè)計，不僅使我更直觀的了解了eda在實際上是如何應(yīng)用的，并

55、且進一步熟練掌握max+plus的操作環(huán)境。得到題目以后，通過網(wǎng)絡(luò)和圖書館收集、查閱相關(guān)資料，對找出的資料進行篩選。在得到充分的資料之后進行程序設(shè)計，然后熟悉max+plus的操作環(huán)境，并在此環(huán)境下對程序進行編譯與仿真，檢查程序是否運行正確。如果出現(xiàn)錯誤，需要進行修改，直到編譯與仿真通過并完全正確為止。最終該交通燈控制器可以實現(xiàn)3種顏色燈的交替亮滅以及時間的倒計時，可以指揮車輛和行人安全通行。本次設(shè)計不但鞏固了以前學(xué)過的基礎(chǔ)知識，設(shè)計語言主要是采用vhdl語言的自頂向下的設(shè)計方法。eda中，自頂向下的設(shè)計方法，就是在整個設(shè)計流程中各設(shè)計環(huán)節(jié)逐步求精的過程應(yīng)用vhdl運行自頂向下的設(shè)計，就是使用

56、vhdl模型在所有綜合級別上對硬件進行說明、建模和仿真測試。提高了實際操作能力，而且對課程設(shè)計的設(shè)計思路和方法有了更深一步的了解，為今后的畢業(yè)設(shè)計做了很好的準備。這次課設(shè)給我?guī)淼氖斋@主要有： 1.進一步熟悉maxplus ii軟件的使用和操作方法，以及硬件實現(xiàn)時的下載方法與運行方法；2.對vhdl語言的自頂向下設(shè)計方法有了進一步的認識；3.對我獨立思考和解決問題的能力有了很大的鍛煉；4.再次熟悉了科技論文的寫法。不足之處就在于設(shè)計的東西還不完善，很多功能只是停留在表層階段，而且還有小部分預(yù)想的功能沒有實現(xiàn)。致 謝為期2周的eda課程設(shè)計結(jié)束了，這次設(shè)計我感覺受益匪淺，在這里我要對幫助我的尹老

57、師，包老師及同學(xué)表示感謝。首先，感謝包老師在這次eda設(shè)計對我們的關(guān)心和指導(dǎo)。正是他們細心的指導(dǎo)使得我們設(shè)計得以完成，包老師為我們耐心的講解了每個設(shè)計應(yīng)該注意的要點，使我們不至于在一些小細節(jié)上出現(xiàn)問題。并且在設(shè)計中遇到的疑難問題給予了一一解答，老師們嚴謹?shù)闹螌W(xué)態(tài)度與對設(shè)計產(chǎn)品的嚴格要求值得我們學(xué)習(xí)。其次，在這次課程設(shè)計中我學(xué)到了許多在平時的課堂上學(xué)不到的知識，eda技術(shù)在現(xiàn)實中很有用處，是一門很好的技術(shù)，所以我認為這次課程實際的過程非常重要。開始的程序不太明白，包老師該很認真負責(zé)的給我講解，使我對電梯的控制的vhdl程序有了很好的解讀，包老師在這次的課程設(shè)計過程中，給了我很多的幫助，在此我對包

58、老師很尊重，他不辭勞苦的給我們提供各方面的幫助，使我能順利的完成設(shè)計任務(wù)，在機房的使用中也給了我們很大的支持，最后感謝包老師，他在這次設(shè)計中讓我們得到了很好的知識，非常感謝我要感謝學(xué)校給我們安排這次eda設(shè)計，使我們在理論知識得以從實踐上找到契合之處，正是理論與實際結(jié)合才能使我們成為合格的大學(xué)生，在未來的工作中不會缺乏動手能力。實際操作成功正是檢驗理論基礎(chǔ)扎實的前提下，所以這次設(shè)計也是個復(fù)習(xí)eda理論的好機會。 最后，感謝同學(xué)們的幫助和鼓勵，大家在設(shè)計期間互相探討，互相學(xué)習(xí)，才能最終實現(xiàn)交通燈的設(shè)計。課程設(shè)計讓我學(xué)到了書本上沒有的知識，并且自己動手去完成一個項目這是一個很好的鍛煉，這將是我們寶

59、貴的財富。 參考文獻 1 譚會生, 張昌凡編著. eda技術(shù)及應(yīng)用m. 西安：西安電子科技大學(xué)出版社。2004 2 葉建波，余志強編著. eda 技術(shù)：protel 99 se&ewb 5.0. m 北京：清華大學(xué)出版社：北京交通大學(xué)出版社。2005 3 曾繁泰等著. eda工程概論m. 北京：清華大學(xué)出版社。2002 4 曾繁泰等著. eda工程實踐m. 北京：清華大學(xué)出版社。2004 5 江國強編著. eda技術(shù)習(xí)題與實驗m. 北京：電子工業(yè)出版社。20056 潘松, 黃繼業(yè)編著.eda技術(shù)與vhdlm. 北京：清華大學(xué)出版社。2005 127 江國強編著.eda技術(shù)與應(yīng)用m. 北

60、京：電子工業(yè)出版社，2004 8 譚會生, 瞿遂春著.eda技術(shù)綜合應(yīng)用實例與分析m. 西安： 西安電子科技大學(xué)出版社。20049 曾建唐主編.電工電子基礎(chǔ)實踐教程(上冊)實驗·edam. 機械工業(yè)出版。2003 210 王金明編著.數(shù)字系統(tǒng)設(shè)計與vhdlm. 北京：電子工業(yè)出版社。2006 1211 朱正偉主編.eda技術(shù)及應(yīng)用m. 北京：清華大學(xué)出版社。2005 1212 introduction to digital audio coding and standards13 principles of asynchronous circuit design - a system

61、s perspective14 verilog hdl synthesis, a practical primer15eda for ic lmplementation circuit design,and process technology16 an introduction to mixed signal ic test and measurement附 錄主程序：library ieee;use ieee.std_logic_1164.all;entity jtdkz is port(clk,sm,sb:in std_logic; mr,my0,mg0,br,by0,bg0:out s

62、td_logic);end entity jtdkz;architecture art of jtdkz is type state_type is(a,b,c,d); signal state:state_type; begin cnt:process(clk)is variable s:integer range 0 to 45; variable clr,en:bit; begin if(clk'event and clk='1')then if clr='0'then s:=0; elsif en='0'then s:=s; el

63、se s:=s+1; end if; case state is when a=>mr<='0'my0<='0'mg0<='1'br<='1'by0<='0'bg0<='0' if(sb and sm)='1' then if s=45 then state<=b;clr:='0'en:='0' else state<=a;clr:='1'en:='1' end if

64、; elsif(sb and(not sm)='1'then state<=b;clr:='0'en:='0' else state<=a;clr:='1'en:='1' end if; when b=>mr<='0'my0<='1'mg0<='0'br<='1'by0<='0'bg0<='0' if s=5 then state<=c;clr:='0&

65、#39;en:='0' else state<=b;clr:='1'en:='1' end if; when c=>mr<='1'my0<='0'mg0<='0'br<='0'by0<='0'bg0<='1' if(sm and sb)='1'then if s=25 then state<=d;clr:='0'en:='0' else state&l

66、t;=c;clr:='1'en:='1' end if; elsif sb='0' then state<=d;clr:='0'en:='0' else state<=c;clr:='1'en:='1' end if; when d=>mr<='1'my0<='0'mg0<='0'br<='0'by0<='1'bg0<='0' if s

67、=5 then state<=a;clr:='0'en:='0' else state<=d;clr:='1'en:='1' end if; end case; end if; end process cnt;end architecture art;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cskz is port(ina:in std_logic; outa:out std_logic);end e

68、ntity cskz;architecture art of cskz is begin process(ina)is begin if ina='1'then outa<='1' else outa<='0' end if; end process;end architecture art;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt45s is port(sb,clk,en45:in std_logic; do

69、ut45m,dout45b:out std_logic_vector(7 downto 0);end cnt45s;architecture art of cnt45s is signal cnt6b:std_logic_vector(5 downto 0); begin process(sb,clk,en45) is begin if sb='0' then cnt6b<=cnt6b-cnt6b-1; elsif(clk'event and clk='1')then if en45='1'then cnt6b<=cnt6b+1; elsif en45='0'then cnt6b<=cnt6b