基本時序邏輯電路設計

1、第五講基本時序邏輯電路設計2010年12月基本時序邏輯電路設計A時序邏輯電路的基本知識A時序邏輯電路的VHDL描述同步時序邏輯電路和異步時序邏輯電路A時序邏輯電路的基本知識時序邏輯電路的電路特征:肘序勒路的輸出信號不僅取決于勒路旨時 的輸入，還取決于電路原來的狀態(tài)，體現了 “記憶”特性。從勒路行為上講，不管輸入如何變化，僅 當時鐘的沿（上升沿或下吟沿丿到達時， 才有可能使輸出發(fā)生變化。觸發(fā)器由對鐘 信號來觸發(fā)，控制翻轉時刻，而對觸發(fā)器 翻轉到何種狀態(tài)并無影響。時序邏輯電路的兩個基本組成部分：用來計算輸入和寄存春的因數值的邏輯 用來椽持肘序邏輯削路狀態(tài)的存儲單元描述時序邏輯電路的基本方式：表達式

2、（輸出邏輯表達式、存儲單元驅動 表達式、觸發(fā)器狀態(tài)方程丿；狀態(tài)轉換圖/表；肘序圖設計時序邏輯電路的基本方法：寄存賽傳輸級模矍CRTLJ :根據肘存圖把行為描述成奇存賽值的轉換 狀態(tài)機:根據狀態(tài)轉換圖/表描述狀態(tài)機的行為狀態(tài)轉換圖寄存器傳輸級結構分析一個時序電路，就是要找出給定時序電路的邏輯 功能。具體地說，就是要求找出電路的狀態(tài)和輸出狀 態(tài)在輸入變量和時鐘信號作用下的變化規(guī)律。狀態(tài)方程輸出方程Y = XQ"CX Qn + XQn驅動方程T = X觸發(fā)器特征方程 °"+1二卩歹+初oXQnQn+iY0010010010001111Kue¥alueo PS1

3、 1 1 1 1 1 1 1 1200? 000 ps1 1 1 1 1 1 1 1 1400,000 ns61 1 1 1 1 1 1 1 100j 000 ps806 000 ps1 1 1 1 1 1 1 1 1I I I L 1 11W1WIriuuiuuuBJWWWIl伽0001in_n_n_n_nJT_ 1J寄存器傳輸級時序模型 D觸發(fā)器觸發(fā)器應用電路計數器設計（同步、異步計數）分頻電路設計 電平鎖存器時鐘信號、獲取 邊沿觸發(fā)描述方式： if> wait until, rising_edge, falling_edge同步和非同步復時序邏輯電路的VHDL描述/D觸發(fā)器：邊沿觸

4、發(fā)的存儲設備(FlipFlop)entity dff isPort ( elk : in std_logic;d : in std_logic; q，qn : out std_logic );end dff; architecture Behavioral of dff is signal outp:std_logic;beginqn<=not outp; q<=outp; process beginwait until rising_edge(clk); outp<=d;end process;end Behavioral;dkdff:1fdoutpinvqn_imp_qn

5、1qndff同步D觸發(fā)器RTL綜合結果圖同步D觸發(fā)器仿真結果圖可設計 同步削路 延遲勒路A延遲電路entity delay isport( clk9din: in std_logic; dl,d2,dout:out std_logic);end delay;architecture rtl of delay issignal 11 ,t2,tout: std_logic;beginprocess(clk)beginif rising_edge(clk) then tl<=din; t2<=tl; tout<=t2;end if;end process;FDdout<=t

6、out; d2<=t2; dl<=tl; end rtl;Current SimulationTime: 1000 nsr200I I I400I I600I I800I IoJ'doul0Xyen0XQj'd20 ®IPERIOD31：03.廠3200000028訓 DUTY CYCLE0.50.5E3 §slOFFSET31：03.廠32'h00000028切elk0n nnnnninnnnnnnnnim口 i副din0A微分器電路entity diff isport( elk,din: in stdjogic; d15d25up_d

7、iff,dn_diff5up_dn_diff:out stdjogic); end diff;architecture rtl of diff issignal t1,t2:stdjogic;beginprocess(clk)beginif rising_edge(clk) then t1<=din; t2<=t1; end if;end process;d2<=t2; d1<=t1;up_diff<=t1 and not t2;dn_diff<=not t1 and t2;up_dn_diff<=t1 xor t2;end rtl;dn_dif>

8、;DZB1up_dif>Current Simulation Time: 1000 ns0200I400I600800I IoJIdn.ditf0XqJ! up_dn_diff0oJ!up_diff0御CM0qJ!d20XH <PERIOD31：03廠J3200000028<yi DUPCCYCLE0.50.5El <OFFSET31：03.廠J3200000028劃! elk0rLFLTVmWmp_njTjrm釧din0JFTPT觸發(fā)器|PRE>-PREIQIUFE>AND3CXQn0+1Y00100100100()1111E>輸出方程Y = XQH

9、C狀態(tài)方程Qn+ = XQ + XQnentity testservhdl isPort ( C : in stdogic;X : in stdjogic;Y : out stdogic; PRE : in stdjogic); end testservhdl;architecture Behavioral of testservhdl is signal q,t:stdJogic;begint<=not X;Y<=q and C and X;process begin if PRE=fVthen qv=T; elsif rising_edge(C) then if t=fr th

10、en q<=not q; else q<=q; end if; end if;end process; end Behavioral;testservhdtl同步時序邏輯電路與異步時序邏輯電路根據電路中各級觸發(fā)器時鐘端的連接方式同步時序電路設計各觸發(fā)器的時鐘端全部連接到同一個時鐘源上，統(tǒng)一受 系統(tǒng)時鐘的控制，各級觸發(fā)器的狀態(tài)變化是同時的。異步時序電路設計各觸發(fā)器的時鐘信號是分散連接的，因此觸發(fā)器的狀態(tài) 變化不是同時進行的。1 同步時序電路設計1）同步時序電路原理說明從構成方式上講，同步時序電路所有操作都是在同一時鐘嚴 格的控制下步調一致地完成的。從電路行為上講，同步電路的 時序電路

11、共用同一個時鐘，而所有的狀態(tài)變化都是在時鐘的上 升沿（或下降沿）完成的?？谠赩HDL實現時并不要求同一時鐘，而是同源時鐘。所謂的同 源時鐘是指同一個時鐘源衍生頻率比值為2的需次方，且初相位 相同的時鐘。2)同步時序電路的VHDL描述同步與門的描述entity syngate isport ( elk : in stdogic; a : in stdogic; b : in stdogic; y : out stdjogic);end syngate;/1、敏感信號只能是時鐘信號;2、時鐘信號必須是同源的3、時鐘只能使用一個跳變沿architecture behavioral m syngate

12、 is 同步復位的描述 begin/process(clk) /if rising_edge(clk) thebeginif rst_n=l0, thenif rising_edge(clk) theny<=a and b;elseend if;.end process;endif;end Behavioral;end if;具有同步 復位功能 的同步與 門的描述entity syngate isport ( elk : in stdjogic; a : in stdogic; b : in stdjogic;rst_n:in stdogic; y : out stdogic); end

13、 syngate;architecture Behavioral of syngate is beginprocess(clk) begin if rising_edge(clk) then if rst_F=O then yv=O else y<=a and b;end if; end if;end process;end Behavioral;syngate:!and2nrst n inv imp rst n mv1H MMWI WH Hy andOOOO imp y andDOOOl復位信號rst_n 過D觸發(fā)器的控制 端來實現。syngate:!syngate:!RTL綜合結果圖

14、3）同步時序電路的設計準則單肘鐘策略.單肘鐘沿策略口盡量在設計中使用單時鐘，在單時鐘設計中，很容易就將整 個設計同步于驅動時鐘，使設計得到簡化?？诒M量避免使用混合時鐘沿來采樣數據或驅動電路。使用混合 時鐘沿將會使靜態(tài)時序分析復雜，并導致電路工作頻率降低。下。一個process的雙時鐘邊緣描述方法:process(clk) begin對于可編程邏輯器件，不推薦同時使用 同一信號的兩個沿。這是因為器件內部 的時鐘處理電路，只能保證時鐘的一個 沿具有非常好的指標，而另外一個沿的 抖動、偏斜以及過渡時間等指標都不保 證，因此同時采用兩個沿會造成時鐘性 能的惡化。end process;二個proces

15、s的雙時鐘邊緣描述方法：process(clk) beginif rising_edge(clk) then- end if;end process; process(clk) begin if fallingedge(clk) then- end if;end process;推薦首先將慮對鐘僖頻，然后利用單沿對削路進行操作。利用混合時鐘先 后完成輸入數據 的下降沿和上升 沿采樣，并級聯(lián) 輸出entity dualedge isport (input: in stdjogic_vector (7 downto 0); outputl : out stdjogic_vector (7 down

16、to 0); output2 : out stdogic_vector (7 downto 0); elk : in stdjogic);end dualedge;architecture Behavioral of dualedge is signal dt:stdogic_vector(7 downto 0);begin outputl <=dt; process(clk) beginif rising_edge(clk) then dt<=input; end if;end process;process(clk)beginif falling_edge(clk) then

17、output2<=dt; end if;end process;end Behavioral;dualedge :1避免使用門控時鐘口如果一個時鐘節(jié)點由組合邏輯驅動，那么就形成了門控時鐘。門控時鐘常用來減少功耗。FDFD門控時鐘相關的邏輯不是同步電路，即可能帶有毛刺，而任何的 一點點小毛刺都可以造成D觸發(fā)器誤翻轉。門控邏輯會污染時鐘質量，產生毛刺，并惡化偏移和抖動等指標。 口減少功耗的方法是：低核電壓FPGA、FPGA休眠技術以及動態(tài)部分 重構技術等laaeValue0 rsi i i i 1 i i i i10, 000 rs1 1 1 1 1 1 1 1 120, 000 psi i

18、 i i 1 i i i i30, 000 psi i i i 1 i i i i40, 000 psi i i i 1 iw clk1II轉 input7:005t 01:02 :03 ):04 J；05圈 out put 17:0055 X 0L X 02X03> 01* r圈 out put 2 7:004(013(02 ):031im混合時鐘邊緣采樣功能仿真圖Current Simulation Time: 1000 nsjns25 nsI I15CIns 175nsI I I I I I I20(Ins I225 I InsI I250 ns I I275 ris 300 ns

19、 325 n I I Illi Illi5I350 ns 375 ns 4C I I I I I I Illininput7:08,hF4F4 XX8tF7 X8MF8 X8*hF9%8'hFAX8怖日X&hFCXS'hFDXs'hFE )L闕clk1rLa outputi 7:08TiF3ThF3j #hF4 Xj'hF弓乂汕F6關8怖7乂汕刊）$hF9j（汕魚乂汕閃冶怖匚丿 汕FDjxhFE乂a Eoutput27：0S'hOO : G R I 0K0 ILG JK G jyiclkperiod20000000混合時鐘邊緣采樣時序仿真圖避免在

20、子棋塊內部使用計數器分頻產生所需時鐘口各個模塊內部各自分頻會導致時鐘管理混亂，不僅使得時序 分析變得復雜，產生較大的時鐘漂移，并且浪費了寶貴的時序 裕量，降低了設計可靠性?？谕扑]的方式是由一個專門的子模塊來管理系統(tǒng)時鐘，產生其他模 塊所需的各個時鐘信號。具有異步 復位功能 的同步與 門的描述entity asyngate is port ( elk : in stdjogic; a : in stdogic; b : in stdjogic;rst_n:in stdogic;y : out stdjogic);end asyngate;architecture Behavioral of as

21、yngate is beginprocess(clk5rst_n)beginif rst_n=,0, then y<=,0,;elsif rising_edge(clk) then y<=a and b;end if;end process;end Behavioral;asynstand*!RTL綜合結果圖VueValue逼elk0111111111 OOj 000 psIlli150i 000 psiiii200j 000 psiiii250j 000 dsiiiuuinJirLTLTLrJUIRJITTLnrmJinn111異步復位與門仿真結果圖2.異步時序電路設計1）異步時序電路原理說明異步時序電路，顧名思義就是電路的工作節(jié)奏不一致，不存在 單一的主控時鐘，電路狀態(tài)的改變由外部輸入的變化直接引起。主要是用于產生地址譯碼器、FIFO和異步RAM的讀寫控制信號脈 沖。除可以使用帶時鐘的觸發(fā)器外，還可以使用不帶時鐘的觸發(fā)器 和延遲元件作為存儲元件。由于異步電路沒有統(tǒng)一的時鐘，狀態(tài)變化的時刻是不穩(wěn)定的，通 常輸入信號只在電路處于穩(wěn)定狀態(tài)時