EDA技術(shù)實(shí)踐課程設(shè)計(jì)--進(jìn)制計(jì)數(shù)器

1、東 北 石 油 大 學(xué)EDA 技術(shù)實(shí)踐課程設(shè)計(jì) 年 7 月 25 日課 程 EDA 技術(shù)實(shí)踐課程設(shè)計(jì) 題 目 24 進(jìn)制計(jì)數(shù)器 院 系 電氣信息工程學(xué)院電氣系 專(zhuān)業(yè)班級(jí) 學(xué)生姓名 學(xué)生學(xué)號(hào) 指導(dǎo)教師 EDA 技術(shù)實(shí)踐課程設(shè)計(jì)任務(wù)書(shū)課程 EDA 技術(shù)實(shí)踐課程設(shè)計(jì) 題目 24 進(jìn)制計(jì)數(shù)器 專(zhuān)業(yè) 電氣工程及其自動(dòng)化 姓名 學(xué)號(hào) 主要內(nèi)容： 1.熟練掌握 Quartus II 軟件的使用。2.熟練掌握在 QuartusII 平臺(tái)上用原理圖或者 VHDL 語(yǔ)言進(jìn)行電路設(shè)計(jì)的方法。3.學(xué)會(huì)用例化語(yǔ)句對(duì) EDA 電路設(shè)計(jì)中頂層電路進(jìn)行描述?；疽螅?. 熟悉仿真開(kāi)發(fā)軟件 Quartus II 的使用；2.

2、 根據(jù)功能要求，用原理圖或文本輸入方式完成設(shè)計(jì)；3. 用 Quartus II 做波形仿真調(diào)試；4. 下載至 EDA 試驗(yàn)儀調(diào)試設(shè)計(jì)。主要參考資料：1潘松，黃繼業(yè). EDA 技術(shù)實(shí)用教程 M.北京：科學(xué)出版社，2002.2盧杰，賴毅. VHDL 與數(shù)字電路設(shè)計(jì) M.北京：科學(xué)出版社，2001.3張明. Verilog HDL 實(shí)用教程 M.成都：電子科技大學(xué)出版社，1999.4鄭家龍，王小海，章安元. 集成電子技術(shù)基礎(chǔ)教程 M.北京：高等教育出版社，2002.5王金明，楊吉斌. 數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL M.北京：電子工業(yè)出版社，2002.完成期限 指導(dǎo)教師 專(zhuān)業(yè)負(fù)責(zé)人 年 7

3、月 18 日目錄1 設(shè)計(jì) .12 方案選擇與電路原理圖的設(shè)計(jì) .12.1 24 進(jìn)制計(jì)數(shù)器的基本原理.12.2 設(shè)計(jì)流程圖 .12.3 原理圖 .13 74LS161 元件說(shuō)明 .23.1 簡(jiǎn)介 .23.2 74ls161 管腳圖與介紹 .23.3 74ls161 功能表 .33.4 74ls161 主要特點(diǎn) .34 設(shè)計(jì)過(guò)程 .44.1 新文件的建立.44.2 宏功能模塊的使用 .54.3 普通元件的添加 .84.4 電路連接 .95 功能仿真 .96 出現(xiàn)的問(wèn)題及調(diào)試方法 .117 總結(jié) .11參考文獻(xiàn) .12附錄 VHDL 語(yǔ)言編寫(xiě)的該程序清單 .13EDA 技術(shù)實(shí)踐課程設(shè)計(jì)（報(bào)告）11

4、 設(shè)計(jì)設(shè)計(jì)一個(gè)二十四進(jìn)制計(jì)數(shù)器，計(jì)數(shù)狀態(tài)從 023，要求有譯碼顯示。2 方案選擇與電路原理圖的設(shè)計(jì)2.1 24 進(jìn)制計(jì)數(shù)器的基本原理用兩個(gè) 74ls161 為主，其中一個(gè)為輸出結(jié)果的低四位，另一個(gè)為輸出結(jié)果的高 4 位，低四位從 0000 到 1001（即十進(jìn)制的九）然后置 0000 并且高四位加 1，如此到高四位為 0010，第四位為 0011，這時(shí)計(jì)數(shù)到 23，進(jìn)位信號(hào)輸出 1，同時(shí)8 位輸出同時(shí)置 0；2.2 設(shè)計(jì)流程圖開(kāi)始開(kāi)始查找資料查找資料選定計(jì)數(shù)器選定計(jì)數(shù)器仿真與調(diào)試仿真與調(diào)試總結(jié)總結(jié)圖 2.1 設(shè)計(jì)流程圖2.3 原理圖由采用兩個(gè) 74ls161 和一個(gè)與非門(mén)構(gòu)成的最基本的 24

5、進(jìn)制計(jì)數(shù)器。EDA 技術(shù)實(shí)踐課程設(shè)計(jì)（報(bào)告）2圖 2.2 24 進(jìn)制計(jì)數(shù)器原理圖3 74LS161 元件說(shuō)明3.1 簡(jiǎn)介74LS161 是常用的四位二進(jìn)制可預(yù)置的同步加法計(jì)數(shù)器，它可以靈活地運(yùn)用在各種數(shù)字電路，以及單片機(jī)系統(tǒng)種實(shí)現(xiàn)分頻器等很多重要的功能3.2 74ls161 管腳圖與介紹管腳圖介紹：時(shí)鐘 CP 和四個(gè)數(shù)據(jù)輸入端 P0P3清零/MR使能 CEP，CET置數(shù) PE數(shù)據(jù)輸出端 Q0Q3以及進(jìn)位輸出 TC. (TC=Q0Q1Q2Q3CET)EDA 技術(shù)實(shí)踐課程設(shè)計(jì)（報(bào)告）3圖 3.1 74ls161 管腳圖 圖 3.2 74ls161 的邏輯符號(hào)3.3 74ls161 功能表表 3-1

6、 74ls161 功能表輸入輸入輸出輸出CRLDCTPCTTCPD3D2D1D0Q3Q2Q1Q00XXXXXXXX000010XXd3d2d1d0d3d2d1d01101XXXXX保持11X0XXXXX保持1111XXXX計(jì)數(shù)從 74LS161 功能表功能表中可以知道，當(dāng)清零端 CR=“0”，計(jì)數(shù)器輸出Q3、Q2、Q1、Q0 立即為全“0”，這個(gè)時(shí)候?yàn)楫惒綇?fù)位功能。當(dāng) CR=“1”且LD=“0”時(shí)，在 CP 信號(hào)上升沿作用后，74LS161 輸出端 Q3、Q2、Q1、Q0 的狀態(tài)分別與并行數(shù)據(jù)輸入端 D3，D2，D1，D0 的狀態(tài)一樣，為同步置數(shù)功能。而只有當(dāng) CR=LD=EP=ET=“1”、

7、CP 脈沖上升沿作用后，計(jì)數(shù)器加 1。74LS161 還有一個(gè)進(jìn)位輸出端 CO，其邏輯關(guān)系是 CO= Q0Q1Q2Q3CET。合理應(yīng)用計(jì)數(shù)器的清零功能和置數(shù)功能，一片 74LS161 可以組成 16 進(jìn)制以下的任意進(jìn)制分頻器。3.4 74ls161 主要特點(diǎn)（1）異步清零功能EDA 技術(shù)實(shí)踐課程設(shè)計(jì)（報(bào)告）4當(dāng) CR0 時(shí)，不管其他輸人端的狀態(tài)如何（包括時(shí)鐘信號(hào) CP），4 個(gè)觸發(fā)器的輸出全為零。（2）同步并行預(yù)置數(shù)功能在 CR1 的條件下，當(dāng) LD0 且有時(shí)鐘脈沖 CP 的上升沿作用時(shí)，D3，D2，D1，D0 輸入端的數(shù)據(jù)將分別被 Q3Q0 所接收。由于置數(shù)操作必須有 CP 脈沖上升沿相配合

8、，故稱為同步置數(shù)。（3）保持功能在 CR=LD1 的條件下，當(dāng) T*P0 時(shí)，不管有無(wú) CP 脈沖作用，計(jì)數(shù)器都將保持原有狀態(tài)不變（停止計(jì)數(shù)） 。（4）同步二進(jìn)制計(jì)數(shù)功能當(dāng) CRLDPT1 時(shí)，74LS161 處于計(jì)數(shù)狀態(tài)，電路從 0000 狀態(tài)開(kāi)始，連續(xù)輸入 16 個(gè)計(jì)數(shù)脈沖后，電路 將從 1111 狀態(tài)返回到 0000 狀態(tài)，狀態(tài)表見(jiàn)表2。（5）進(jìn)位輸出 C當(dāng)計(jì)數(shù)控制端 T1，且觸發(fā)器全為 1 時(shí)，進(jìn)位輸出為 1，否則為 0。4 設(shè)計(jì)過(guò)程設(shè)計(jì)過(guò)程4.1 新文件的建立建立新項(xiàng)目工程，方法如右圖點(diǎn)擊：【File】菜單，選擇下拉列表中的【New Project Wizard.】命令，打開(kāi)建立新項(xiàng)

9、目工程的向?qū)?duì)話框。從 File 菜單中選擇【New】命令，或直接點(diǎn)擊常用工具欄的第一個(gè)按鈕 ，打開(kāi)新建設(shè)計(jì)文件對(duì)話框，如下圖。選擇【Block Diagram/Schematic File】 ，點(diǎn)擊 OK，即進(jìn)入原理圖編輯界面。EDA 技術(shù)實(shí)踐課程設(shè)計(jì)（報(bào)告）5 圖圖 4.1 新建工程項(xiàng)目 圖 4.2 新建設(shè)計(jì)文件 4.2 宏功能模塊的使用雙擊原理圖編輯窗口，在彈出的元件選擇窗口的“Libraries”欄中選擇“arithmetic”中的 lpm_counter 元件，如下圖所示,EDA 技術(shù)實(shí)踐課程設(shè)計(jì)（報(bào)告）6圖 4.3 新增宏模塊對(duì) lpm_counter 元件的各種參數(shù)進(jìn)行選擇，定制

10、適合設(shè)計(jì)需要的模塊，NEXT。在“How wide should the q output bus be?”此處輸入“4”位;并選擇“Up only”(為雙邊沿有效 ),NEXT。圖 4.4 參數(shù)界面 1選擇計(jì)數(shù)器的類(lèi)型:Plain binary（二進(jìn)制）Modulus（任意模值） ” ；在“Do you want any optional additional ports?”欄中可以為定制的 lpm_counter 選擇增加一些輸入輸出端口，如“Clock Enable（時(shí)鐘使能） ” 、 “Carry-in（進(jìn)位輸入） ” 、“Count Enable（計(jì)數(shù)器使能） ”和“Carry-ou

11、t（進(jìn)位輸出） ” 。EDA 技術(shù)實(shí)踐課程設(shè)計(jì)（報(bào)告）7圖 4.5 參數(shù)界面 2彈出定制 lpm_counter 元件對(duì)話框 5?？蔀橛?jì)數(shù)器添加同步或者異步輸入控制端口，如“Clear（清除） ” 、 “Load（加載） ”和“Set（設(shè)置） ” 。如果不要添加這些端口，直接單擊“Next”按鈕即可。圖 4.6 參數(shù)界面 3另一種方法：直接雙擊原理圖的任一空白處，會(huì)彈出一個(gè)元件對(duì)話框。在 Name 欄目中輸入 74161 ，我們就得到一個(gè)四位二進(jìn)制計(jì)數(shù)器。圖4.7 EDA 技術(shù)實(shí)踐課程設(shè)計(jì)（報(bào)告）874ls161 完成品4.3 普通元件的添加雙擊原理圖的任一空白處，會(huì)彈出一個(gè)元件對(duì)話框。在 N

12、ame 欄目中輸入 and2 ，我們就得到一個(gè) 2 輸入的與門(mén)。點(diǎn)擊 OK 按鈕，將其放到原理圖的適當(dāng)位置。重復(fù)操作，放入另外兩個(gè) 2輸入與門(mén)。也可以通過(guò)右鍵菜單的 Copy 命令復(fù)制得到。圖 4.8 普通元件的添加雙擊原理圖的空白處，打開(kāi)元件對(duì)話框。在 Name 欄目中輸入 Input , 我們便得到一個(gè)輸入引腳。點(diǎn)擊 OK 按鈕，放入原理圖。同理，在 Name 欄目中輸入 output ，我們會(huì)得到一個(gè)輸出引腳。EDA 技術(shù)實(shí)踐課程設(shè)計(jì)（報(bào)告）9圖 4.9 輸入引腳的添加4.4 電路連接把所用的元件都放好之后，開(kāi)始連接電路。將鼠標(biāo)指到元件的引腳上，鼠標(biāo)會(huì)變成“十十”字形狀。按下左鍵，拖動(dòng)鼠

13、標(biāo)，就會(huì)有導(dǎo)線引出。根據(jù)我們要實(shí)現(xiàn)的邏輯，連好各元件的引腳。圖 4.10 完成品5 功能仿真功能仿真在【File】菜單下，點(diǎn)擊【New】命令。在隨后彈出的對(duì)話框中，切換到【Other Files】頁(yè)。選中【Vector Waveform File】選項(xiàng)，點(diǎn)擊 OK 按鈕。EDA 技術(shù)實(shí)踐課程設(shè)計(jì)（報(bào)告）10圖 5.1 打開(kāi)仿真菜單在【Edit】菜單下，點(diǎn)擊【Insert Node or Bus】命令，或在下圖 Name 列表欄下方的空白處雙擊鼠標(biāo)左鍵，打開(kāi)編輯輸入、輸出引腳對(duì)話框。在上圖新打開(kāi)的對(duì)話框中點(diǎn)擊【Node Finder】按鈕，打開(kāi)【Node Finder】對(duì)話框。點(diǎn)擊【List】按

14、鈕，列出電路所有的端子。選中 in1 信號(hào)，在 Edit 菜單下，選擇【Value = Clock】命令?；蛑苯狱c(diǎn)擊左側(cè)工具欄上按鈕。在隨后彈出的對(duì)話框的 Period 欄目中設(shè)定參數(shù)，點(diǎn)擊 OK 按鈕。隨后重復(fù)設(shè)置。圖 5.2 引腳設(shè)置對(duì)話框?qū)④浖姆抡婺Ｊ叫薷臑椤肮δ芊抡妗蹦Ｊ?開(kāi)始功能仿真，在【Processing】菜單下，選擇【Start Simulation】啟動(dòng)仿真工具，或直接點(diǎn)擊常用工具欄上的按鈕。仿真結(jié)束后，點(diǎn)擊確認(rèn)按鈕。觀察仿真結(jié)果，對(duì)比輸入與輸出之間的邏輯關(guān)系是否符合電路的邏輯功能。EDA 技術(shù)實(shí)踐課程設(shè)計(jì)（報(bào)告）11圖 5.3 24 進(jìn)制計(jì)數(shù)器波形圖6 出現(xiàn)的問(wèn)題及調(diào)試方

15、法出現(xiàn)的問(wèn)題及調(diào)試方法作為第一次使用 Quartus 軟件的我們來(lái)說(shuō)，出現(xiàn)了諸多問(wèn)題，現(xiàn)列出主要問(wèn)題如下：第一個(gè)問(wèn)題是發(fā)現(xiàn)采用原理圖法輸出結(jié)果并不是 24 進(jìn)制的計(jì)數(shù)器輸出的波形，經(jīng)過(guò)檢查是由于芯片引腳接反了，改正引腳揭發(fā)后輸出結(jié)果完全正確。輸出波形為 24 進(jìn)制波形圖。另外一個(gè)出現(xiàn)的問(wèn)題是元件的虛接，原因自然是對(duì) QuartusII 軟件的了解不夠充分，使用不熟練，有待加強(qiáng)。 7 總結(jié)總結(jié)本課程設(shè)計(jì)就 24 進(jìn)制計(jì)數(shù)器進(jìn)行原理圖設(shè)計(jì)，使用 QUARTUS II 軟件進(jìn)行了仿真，驗(yàn)證了設(shè)計(jì)的合理性和可行性。具體內(nèi)容包括：1、設(shè)計(jì)了 24 進(jìn)制計(jì)數(shù)器系統(tǒng)的主電路和控制電路，包括 74LS161

16、集成塊的構(gòu)造、各種與非門(mén)，與門(mén)器件之間的連接等等 ；2、根據(jù)設(shè)計(jì)任務(wù)指標(biāo)計(jì)算了各部分系統(tǒng)參數(shù)，并進(jìn)行了相應(yīng)元件選取，在我的設(shè)計(jì)過(guò)程中共使用了兩塊 74LS161 集成塊與一些門(mén)電路構(gòu)成；3、利用 QUARTUS II 軟件進(jìn)行了仿真，仿真結(jié)果表明：該計(jì)數(shù)器可以正常運(yùn)行；4、電路沒(méi)有特別新穎的地方，屬于最簡(jiǎn)單的 24 進(jìn)制計(jì)數(shù)器類(lèi)型。電工電子仿真實(shí)踐課程設(shè)計(jì)（報(bào)告）12參考文獻(xiàn)1潘松，黃繼業(yè). EDA 技術(shù)實(shí)用教程 M.北京：科學(xué)出版社，2002.2盧杰，賴毅. VHDL 與數(shù)字電路設(shè)計(jì) M.北京：科學(xué)出版社，2001.3張明. Verilog HDL 實(shí)用教程 M.成都：電子科技大學(xué)出版社，1

17、999.4鄭家龍，王小海，章安元. 集成電子技術(shù)基礎(chǔ)教程 M.北京：高等教育出版社，2002.5王金明，楊吉斌. 數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL M.北京：電子工業(yè)出版社，2002.電工電子仿真實(shí)踐課程設(shè)計(jì)（報(bào)告）13附錄 VHDL 語(yǔ)言編寫(xiě)的該程序清單module ls161(Q,RCO,D,ET,EP,LOAD,CLR,CLK);output 3:0 Q;output RCO;input 3:0D;input LOAD,ET,EP,CLR,CLK;reg 3:0Q;wire EN;assign EN = ET&EP;always (posedge CLK or negedg

18、e CLR)begin if(!CLR)Q = 4b0000;else if(!LOAD)Q = D;else if(EN)beginif(Q=9)Q = 0;elseQ = Q+1;endendassign RCO = (Q=4b1001)&EN)?1:0;endmodulemodule XS7D(DIN,DOUT);input 3:0DIN;output 6:0DOUT;reg 6:0 DOUT;always (DIN)begincase(DIN)0:DOUT = 7b1000000;電工電子仿真實(shí)踐課程設(shè)計(jì)（報(bào)告）141:DOUT = 7b1111001;2:DOUT = 7b0

19、100100;3:DOUT = 7b0110000;4:DOUT = 7b0011001;5:DOUT = 7b0010010;6:DOUT = 7b0000010;7:DOUT = 7b1111000;8:DOUT = 7b0000000;9:DOUT = 7b0010000;endcaseendendmodulemodule COUNT24(QL,QH,CLK,RRCO);output 6:0 QL,QH;output RRCO;input CLK;wire 3:0 Q1,Q2;wire RCOL,RCOH,RRCO,LOADL,LOADH,EN,LOAD;wire 3:0D1,D2;wire VCC,GND;assign D1 = 4b0000,D2 = 4b0