集成電路設(shè)計(jì)的EDA系統(tǒng)PPT課件

1、ICEDA系統(tǒng)概述 ICEDA系統(tǒng)的發(fā)展 第一代：60年代末，版圖編輯和檢查 第二代：80年代初，原理圖輸入、邏輯模擬向下 第三代：從RTL級(jí)輸入向下，包括行為仿真、行為綜合、邏輯綜合等 流行的EDA系統(tǒng)：Cadence, Mentor Graphics, Viewlogic等 ICEDA系統(tǒng)的理想作用：實(shí)現(xiàn)完全的自動(dòng)化設(shè)計(jì)，設(shè)計(jì)出各種各樣的電路第1頁(yè)/共75頁(yè) ICEDA系統(tǒng)的實(shí)際作用 設(shè)計(jì)信息的輸入： 語言輸入編輯工具 圖形輸入編輯工具：VHDL功能圖輸入、邏輯圖/電路圖輸入編輯、版圖輸入編輯 設(shè)計(jì)的實(shí)現(xiàn)： 綜合器 設(shè)計(jì)的驗(yàn)證：驗(yàn)證系統(tǒng)/電路符合功能/性能要求及設(shè)計(jì)規(guī)則要求 模擬器進(jìn)行模擬

2、（仿真）分析 設(shè)計(jì)規(guī)則的檢查第2頁(yè)/共75頁(yè) 整個(gè)設(shè)計(jì)過程就是把高層次的抽象描述逐級(jí)向下進(jìn)行綜合、驗(yàn)證、實(shí)現(xiàn)，直到物理級(jí)的低層次描述，即掩膜版圖。 各設(shè)計(jì)階段相互聯(lián)系，例如，寄存器傳輸級(jí)描述是邏輯綜合的輸入，邏輯綜合的輸出又可以是邏輯模擬和自動(dòng)版圖設(shè)計(jì)的輸入，版圖設(shè)計(jì)的結(jié)果則是版圖驗(yàn)證的輸入。 ICEDA系統(tǒng)介入了包括系統(tǒng)功能設(shè)計(jì)、邏輯和電路設(shè)計(jì)以及版圖設(shè)計(jì)等在內(nèi)的集成電路設(shè)計(jì)的各個(gè)環(huán)節(jié)第3頁(yè)/共75頁(yè)主要內(nèi)容 高層級(jí)描述及模擬 綜合 邏輯模擬 電路模擬 時(shí)序分析 版圖設(shè)計(jì)的EDA工具 器件模擬和工藝模擬 計(jì)算機(jī)輔助測(cè)試技術(shù)第4頁(yè)/共75頁(yè)高層級(jí)描述與模擬 集成電路的設(shè)計(jì)是從電路的功能設(shè)計(jì)開始

3、的，對(duì)于較小規(guī)模的電路采用人工方式進(jìn)行功能設(shè)計(jì)，然后從輸入原理圖開始進(jìn)行EDA設(shè)計(jì)工作 隨著集成電路規(guī)模的增大和復(fù)雜度的提高，直接把總體結(jié)構(gòu)用邏輯圖或布爾方程在邏輯級(jí)上進(jìn)行硬件描述顯得過于復(fù)雜，因此需要在更高層次上對(duì)系統(tǒng)進(jìn)行描述 硬 件 描 述 語 言 H D L （ H a r d w a r e D e s c r i p t i o n Language）第5頁(yè)/共75頁(yè) HDL語言的特點(diǎn) 抽象地進(jìn)行行為描述 是結(jié)構(gòu)化語言：可以描述電子實(shí)體的結(jié)構(gòu) 可多層次混合描述 既可被模擬，又可被綜合 VHDL Verilog HDL高層級(jí)描述與模擬第6頁(yè)/共75頁(yè)綜合 概念：通過附加一定的約束條件，

4、結(jié)合相應(yīng)的單元庫(kù)，從設(shè)計(jì)的高層次向低層次轉(zhuǎn)換的過程，是一種自動(dòng)設(shè)計(jì)的過程 分類： 高級(jí)綜合：從算法級(jí)到寄存器傳輸（RTL）級(jí) 邏輯綜合：從寄存器傳輸級(jí)到邏輯級(jí)第7頁(yè)/共75頁(yè)高級(jí)綜合 概念：結(jié)合RTL級(jí)單元庫(kù)，將算法級(jí)描述轉(zhuǎn)換成RTL級(jí)描述 核心：分配（ALLOCATION）和調(diào)度（SCHEDULING） 分配：給定性能、面積/功耗條件下，確定相應(yīng)的RTL級(jí)單元來實(shí)現(xiàn)各種操作，產(chǎn)生相應(yīng)的數(shù)據(jù)通道，即將行為（如數(shù)據(jù)處理、存儲(chǔ)、傳輸?shù)龋┡c元件對(duì)應(yīng)起來 調(diào)度：確定這些操作單元的次序 結(jié)果：與工藝無關(guān)的通用RTL級(jí)單元組成的結(jié)構(gòu)描述第8頁(yè)/共75頁(yè)邏輯綜合 概念：通過邏輯綜合器結(jié)合單元庫(kù)，將RTL級(jí)描

5、述轉(zhuǎn)換成邏輯級(jí)描述 核心：由給定的功能和性能要求，在一個(gè)包含許多結(jié)構(gòu)、功能、性能已知的邏輯元件的單元庫(kù)支持下，確定出由一定邏輯單元組成的結(jié)構(gòu) 輸入：可綜合的HDL描述、單元庫(kù)文件、約束條件 輸出：邏輯網(wǎng)表或邏輯圖第9頁(yè)/共75頁(yè) 綜合過程： 行為描述 中間數(shù)據(jù)結(jié)構(gòu) 數(shù)據(jù)流綜合子系統(tǒng)、控制流綜合子系統(tǒng) 數(shù)據(jù)通道和控制部分（RTL級(jí)網(wǎng)表） 模擬驗(yàn)證 RTL級(jí)工藝映射 工藝相關(guān)的結(jié)構(gòu) 邏輯圖自動(dòng)生成 邏輯圖 模擬驗(yàn)證綜合系統(tǒng)組成：編譯器、模擬綜合系統(tǒng)組成：編譯器、模擬器、數(shù)據(jù)流綜合子系統(tǒng)、控制器、數(shù)據(jù)流綜合子系統(tǒng)、控制流綜合子系統(tǒng)、工藝映射系統(tǒng)、流綜合子系統(tǒng)、工藝映射系統(tǒng)、邏輯圖自動(dòng)生成系統(tǒng)邏輯圖自

6、動(dòng)生成系統(tǒng)第10頁(yè)/共75頁(yè)第11頁(yè)/共75頁(yè)綜合過程 1. 給出設(shè)計(jì)的描述 2. 對(duì)設(shè)計(jì)進(jìn)行編譯 3. 邏輯化簡(jiǎn)和優(yōu)化：完成邏輯結(jié)構(gòu)的生成與優(yōu)化，滿足 系統(tǒng)邏輯功能的要求 4. 利用給定的邏輯單元庫(kù)進(jìn)行工藝映射，對(duì)生成的邏輯網(wǎng)絡(luò)進(jìn)行元件配置，進(jìn)而估算速度、面積、功耗，進(jìn)行邏輯結(jié)構(gòu)的性能優(yōu)化 5. 得到工藝相關(guān)的邏輯網(wǎng)表第12頁(yè)/共75頁(yè)邏輯模擬 邏輯模擬的基本概念：將邏輯設(shè)計(jì)輸入到計(jì)算機(jī)，用軟件方法形成硬件的模型，給定輸入波形，利用模型算出各節(jié)點(diǎn)和輸出端的波形，判斷正確否 主要作用：驗(yàn)證邏輯功能和時(shí)序的正確性 分類：根據(jù)所模擬邏輯單元規(guī)模的大小 寄存器傳輸級(jí)模擬：總體操作的正確性 功能塊級(jí)模

7、擬：加法器、計(jì)數(shù)器、存儲(chǔ)器等 門級(jí)模擬：基本邏輯單元（門、觸發(fā)器等）開關(guān)級(jí)模擬：晶體管（后仿真） 通常邏輯模擬特指門級(jí)模擬第13頁(yè)/共75頁(yè) 幾個(gè)概念 邏輯功能：輸入和輸出之間的邏輯關(guān)系，不考慮與時(shí)間的關(guān)系 時(shí)序：考慮與時(shí)間的關(guān)系，輸入和輸出之間與時(shí)間有關(guān)系 組合邏輯電路：輸出只決定于同一時(shí)刻各輸入狀態(tài)的組合，與以前狀態(tài)無關(guān)；輸入與輸出間無反饋途徑；電路中無記憶單元 時(shí)序邏輯電路：輸出與輸入狀態(tài)有關(guān)，還與系統(tǒng)原先狀態(tài)有關(guān)；輸入與輸出間有反饋途徑；電路中有記憶單元第14頁(yè)/共75頁(yè)邏輯模擬 輸入：邏輯綜合的結(jié)果；原理圖輸入；邏輯描述語言 模型： 元件模型 功能模型 延遲模型 功耗模型 信號(hào)模型

8、第15頁(yè)/共75頁(yè)邏輯模擬 競(jìng)爭(zhēng)冒險(xiǎn)：從門的輸入到輸出存在延遲，不同門的延遲不同，不同通路上的延遲不同，引起電路出現(xiàn)錯(cuò)誤的輸出 競(jìng)爭(zhēng)：兩個(gè)路徑在不同時(shí)刻到達(dá) 冒險(xiǎn)：輸出的干擾脈沖 靜態(tài)冒險(xiǎn)：穩(wěn)定的狀態(tài)下產(chǎn)生干擾脈沖 動(dòng)態(tài)冒險(xiǎn)：信號(hào)狀態(tài)變化的過程中產(chǎn)生干擾脈沖第16頁(yè)/共75頁(yè)邏輯模擬模型 延遲模型：檢查時(shí)序關(guān)系、反映競(jìng)爭(zhēng)和冒險(xiǎn)等現(xiàn)象；調(diào)用的門單元中已含有不同延遲模型信息 零延遲：檢查邏輯關(guān)系正確性，組合邏輯和同步時(shí)序 單位延遲：邏輯關(guān)系正確性 指定延遲：不同元件或不同的元件類型指定不同的延遲；指定上升、下降時(shí)間；尖峰分析 最大-最小延遲：分析競(jìng)爭(zhēng) 連線延遲：加到門延遲中；門之間加入延遲元件等第

9、17頁(yè)/共75頁(yè)ab1ab12最小延遲=1 最大延遲=2第18頁(yè)/共75頁(yè) 不同要求的邏輯模擬調(diào)用不同的延遲信息 快速模擬：驗(yàn)證邏輯功能 單位延遲 指定延遲 最大或最小延遲 詳細(xì)模擬：檢查競(jìng)爭(zhēng)冒險(xiǎn)等情況 雙延遲模型第19頁(yè)/共75頁(yè)邏輯模擬模型 信號(hào)模型：邏輯模擬中信號(hào)的邏輯值和信號(hào)強(qiáng)度 信號(hào)值:實(shí)際電路，邏輯狀態(tài)是0和1 在邏輯模擬中為了反映信號(hào)狀態(tài)的過渡過程，模擬出競(jìng)爭(zhēng)冒險(xiǎn)，引入新的狀態(tài)值 三值模擬 0，1，（不定態(tài)：記憶元件等未指定的初始態(tài)、不可預(yù)測(cè)的振蕩態(tài)、無關(guān)態(tài)等） 真值表 檢測(cè)靜態(tài)冒險(xiǎn)（靜態(tài)0冒險(xiǎn)和1冒險(xiǎn)） 不能檢測(cè)動(dòng)態(tài)冒險(xiǎn) 與 0 1 0 0 0 0 1 0 1 0 第20頁(yè)/共

10、75頁(yè)邏輯模擬模型（續(xù)） 四值模擬 0，1， ，Z（高阻態(tài)：信號(hào)與其源斷開后的狀態(tài)，如單向開關(guān)） 真值表 五值模擬、八值模擬等，但邏輯狀態(tài)過多，模擬速度變慢與 0 1 Z 0 0 0 0 0 1 0 1 1 0 Z 0 1 或Z 第21頁(yè)/共75頁(yè)邏輯模擬模型 信號(hào)強(qiáng)度：反映信號(hào)的驅(qū)動(dòng)能力，處理多個(gè)元件輸出信號(hào)線連接在一起是匯集點(diǎn)的信號(hào)情況 信號(hào)強(qiáng)度可分為3級(jí)、4級(jí)、8級(jí)等不同種級(jí)別，級(jí)別越多，模擬越準(zhǔn)確，但模擬效率越低 M值邏輯與N級(jí)邏輯強(qiáng)度組合可得到MN種邏輯狀態(tài) 在線連時(shí)邏輯強(qiáng)度高的信號(hào)占優(yōu)勢(shì)；如果強(qiáng)度相等而信號(hào)值不同，線連點(diǎn)強(qiáng)度不變，邏輯值取未知態(tài)第22頁(yè)/共75頁(yè)邏輯模擬的描述 邏輯

11、圖 邏輯網(wǎng)表：由綜合得到，可以直接進(jìn)行模擬 邏輯描述語言：不同的邏輯模擬器不同，不同的設(shè)計(jì)層次不同 門級(jí)邏輯描述：邏輯的詳細(xì)細(xì)節(jié)，門、觸發(fā)器等邏輯元件及其相互連接 邏輯元件的描述：類型、功能、延遲、負(fù)載等 連接關(guān)系：線路圖 可以嵌套，反映層次關(guān)系第23頁(yè)/共75頁(yè)邏輯模擬算法 編譯方式和表格驅(qū)動(dòng)方式 編譯方式：將邏輯電路編譯轉(zhuǎn)換成一組指令代碼。元件按功能編成子程序，按相互間連接關(guān)系以一定順序?qū)⒆映绦蜻B成總的可執(zhí)行程序 元件的計(jì)算順序編排 輸入端為0級(jí)，元件的級(jí)數(shù)等于所有前級(jí)元件最大級(jí)數(shù)加1； 不考慮延遲，只能模擬組合邏輯電路和可忽略競(jìng)爭(zhēng)冒險(xiǎn)的同步時(shí)序電路第24頁(yè)/共75頁(yè)邏輯模擬算法 表格驅(qū)動(dòng)

12、方式：將邏輯電路轉(zhuǎn)換成表格（電路描述表、元件類型表；元件的扇入扇出表、信號(hào)線表） 考慮延遲，可模擬異步時(shí)序 采用面向事件模擬（與VHDL模擬算法類似，信號(hào)驅(qū)動(dòng)的是元件） 對(duì)于較大規(guī)模的電路：高速邏輯模擬器（軟件硬件化，并行處理，模擬速度提高1000倍）第25頁(yè)/共75頁(yè)電路模擬 電路設(shè)計(jì)：根據(jù)電路性能確定電路結(jié)構(gòu)和元件參數(shù)。由于沒有自動(dòng)設(shè)計(jì)軟件， 因此需要設(shè)計(jì)人員根據(jù)電路性能要求，初步確定電路結(jié)構(gòu)和元件參數(shù)，利用電路模擬軟件進(jìn)行模擬分析，然后根據(jù)模擬結(jié)果進(jìn)行判斷修改 電路模擬：根據(jù)電路的拓?fù)浣Y(jié)構(gòu)和元件參數(shù)將電路問題轉(zhuǎn)換成適當(dāng)?shù)臄?shù)學(xué)方程并求解，根據(jù)計(jì)算結(jié)果檢驗(yàn)電路設(shè)計(jì)的正確性 模擬對(duì)象：電路元件

13、 優(yōu)點(diǎn)：不需實(shí)際元件、可作各種模擬甚至破壞性模擬第26頁(yè)/共75頁(yè)電路模擬 在集成電路設(shè)計(jì)中起的作用： 版圖設(shè)計(jì)前的電路設(shè)計(jì)，保證電路正確(包括電路結(jié)構(gòu)和元件參數(shù)) 有單元庫(kù)支持：?jiǎn)卧孪冉?jīng)過電路模擬 無單元庫(kù)支持的全定制設(shè)計(jì)：由底向上，首先對(duì)單元門電路進(jìn)行電路設(shè)計(jì)、電路模擬，依此進(jìn)行版圖設(shè)計(jì)，直至整個(gè)電路 后仿真：考慮了寄生參數(shù)，由電路模擬預(yù)測(cè)電路性能 典型軟件：SPICE、HSPICE第27頁(yè)/共75頁(yè)SPICE的基本功能 可處理的元器件：電阻、電容、電感、互感、獨(dú)立電流源、電壓源、傳輸線、四種受控源、四種器件（二極管、雙極管、結(jié)型場(chǎng)效應(yīng)管、MOS）等 可完成的分析功能： 直流分析：典型的

14、是求解直流轉(zhuǎn)移特性(.DC)，輸入加掃描電壓或電流，求輸 出 和 其 他 節(jié) 點(diǎn) （ 元 件 連 接 處 ） 電 壓 或 支 路 電 流 ； 還有 .TF、.OP、.SENSE 交流分析(.AC)：以頻率為變量，在不同的頻率上求出穩(wěn)態(tài)下輸出和其他節(jié)點(diǎn)電壓或支路電流的幅值和相位。噪聲分析和失真分析第28頁(yè)/共75頁(yè) 瞬態(tài)分析(.TRAN)：以時(shí)間為變量，輸入加隨時(shí)間變化的信號(hào)，計(jì)算輸出和其節(jié)點(diǎn)電壓或支路電流的瞬態(tài)值。 溫度特性分析(.TEMP)：不同溫度下進(jìn)行上述分析，求出電路的溫度特性 電路模擬軟件的基本結(jié)構(gòu) 五部分組成：輸入處理、元器件模型處理、建立電路方程、方程求解、輸出處理第29頁(yè)/共7

15、5頁(yè)SPICE的基本結(jié)構(gòu) 輸入處理：主要完成對(duì)輸入文件進(jìn)行編譯，詞法語法檢查、存儲(chǔ)輸入數(shù)據(jù)、其他（元件預(yù)處理等） 模型處理：元器件的數(shù)學(xué)模型：用數(shù)學(xué)公式描述器件的電流電壓特性、與物理參數(shù)和工藝參數(shù)的關(guān)系 主要是非線性元件的模型：如MOS、BJT、二極管等 這些模型編入模型庫(kù)，可調(diào)用；也可自行定義后加入模型庫(kù) 電路模擬的精度：模型精度、參數(shù)選取第30頁(yè)/共75頁(yè)SPICE的基本結(jié)構(gòu) 建立電路方程根據(jù)電路結(jié)構(gòu)、元件參數(shù)、分析要求，建立方程依據(jù)的基本原理是歐姆定律和基爾霍夫定律（解釋）建立的方法很多，如節(jié)點(diǎn)法 方程求解數(shù)值解法：線性代數(shù)方程組解法、非線性方程組解法、 常微分方程組解法線性電路的直流分

16、析：選主元的高斯消去法或LU分解法非線性電路的直流分析：對(duì)非線性元件進(jìn)行線性化處理，迭代方法交流分析：線性電路、非線性電路，處理同上瞬態(tài)分析：常微分方程組，通過數(shù)值積分轉(zhuǎn)換 輸出處理：選擇輸出內(nèi)容和輸出方式（表格和曲線）第31頁(yè)/共75頁(yè)SPICE的電路描述 較大規(guī)模電路，一般用電路圖輸入，相應(yīng)的編譯程序轉(zhuǎn)換為電路描述語言再進(jìn)行模擬。 電路描述語言：描述電路結(jié)構(gòu)、元件參數(shù)、器件模型、電路運(yùn)行環(huán)境、分析類型和輸出要求等 電路描述前首先要畫好電路圖，節(jié)點(diǎn)編號(hào)（接地節(jié)點(diǎn)零號(hào)，其他正整數(shù)） SPICE的描述語言： 電路拓?fù)洌ňW(wǎng)表） 采用模型（元件屬性） 仿真內(nèi)容控制第32頁(yè)/共75頁(yè)電路描述舉例 VC

17、CM1M2VIN123CMOS INVERTER DC TRANS. CHARACTERISTICSVCC 2 0 5VIN 1 0M1 3 1 2 2 MOD1 L=2U W=18UM2 3 1 0 0 MOD2 L=2U W=10U.MODEL MOD1 PMOS LEVEL=3 VTO= 1 NSUB=2E15 UO=166.MODEL MOD2 NMOS LEVEL=3 VTO=1 NSUB=2E15 UO=550.DC VIN 0 5 0.1.PLOT DC V(3).END元件語句：元件名 與之相連的節(jié)點(diǎn)號(hào)（D，G，S，G） 元件參數(shù)(模型名，模型語句與元件語句分開)第33頁(yè)/共7

18、5頁(yè)時(shí)序分析 邏輯模擬的基本單元是門或功能塊，一定程度上反映競(jìng)爭(zhēng)、冒險(xiǎn)等現(xiàn)象，模擬速度比SPICE快三個(gè)量級(jí)，但精度不夠，各節(jié)點(diǎn)電流、電壓不知 電路模擬的基本單元是晶體管、電阻、電容等元器件，可以較精確地獲得電路中各節(jié)點(diǎn)的電壓或電流，但對(duì)于較大的電路，很多的迭代求解需要很大的存儲(chǔ)空間和很長(zhǎng)的計(jì)算時(shí)間 時(shí)序分析介于兩者之間，可提供詳細(xì)的波形和時(shí)序關(guān)系，比SPICE快二個(gè)量級(jí)，精度低10%，但比帶延遲的邏輯模擬要高得多第34頁(yè)/共75頁(yè) 器件級(jí)時(shí)序分析： 基本原理：簡(jiǎn)化了器件模型，采用查表技術(shù)，關(guān)鍵電學(xué)量與工作條件的關(guān)系以表格形式反映 算法上：?jiǎn)尾降?，不求解?lián)立方程，超松弛牛頓迭代法加速收斂 混

19、合模擬：結(jié)合三者特點(diǎn)，對(duì)影響電路性能的關(guān)鍵部分進(jìn)行電路模擬，其他部分用邏輯模擬和時(shí)序分析第35頁(yè)/共75頁(yè)版圖設(shè)計(jì)的EDA工具 版圖設(shè)計(jì)：根據(jù)電路功能和性能要求及工藝限制（線寬、間距等），設(shè)計(jì)掩膜版圖輸入：可以是原理圖、網(wǎng)表；可以直接編輯版圖輸出：版圖 版圖設(shè)計(jì)的重要性： 電路功能和性能的物理實(shí)現(xiàn) 尺寸減小后，連線延遲直接決定芯片速度。布線方案、從而布局方案很重要 芯片面積、速度 版圖設(shè)計(jì)的目標(biāo)：連線全部實(shí)現(xiàn)，芯片面積最小，性能優(yōu)化（連線總延遲最小） EDA工具分類（按工作方式分）：自動(dòng)設(shè)計(jì)、半自動(dòng)設(shè)計(jì)、人工設(shè)計(jì)（版圖驗(yàn)證與檢查）第36頁(yè)/共75頁(yè)版圖的自動(dòng)設(shè)計(jì) 概念：通過EDA軟件，將邏輯描

20、述自動(dòng)轉(zhuǎn)換成版圖描述 成熟的自動(dòng)版圖設(shè)計(jì)包括基于門陣列、標(biāo)準(zhǔn)單元、PLA的布圖系統(tǒng)，BBL布圖系統(tǒng)也在發(fā)展中 典型的IC EDA軟件，如Cadence、Mentor、Compass、Panda等設(shè)計(jì)系統(tǒng)中都有自動(dòng)版圖設(shè)計(jì)功能第37頁(yè)/共75頁(yè)自動(dòng)版圖設(shè)計(jì)過程邏輯劃分布局布線設(shè)計(jì)檢驗(yàn)輸出輸入人機(jī)交互單元庫(kù)布圖規(guī)劃第38頁(yè)/共75頁(yè)自動(dòng)版圖設(shè)計(jì)過程邏輯劃分 概念：功能劃分 原則：功能塊面積和端子數(shù)滿足要求，使功能塊數(shù)目或總的外連接數(shù)最小 基本思想：連接度大的元件放在同一功能塊中 劃分算法：簡(jiǎn)單連接度法、分配法、Lin法等第39頁(yè)/共75頁(yè)布局規(guī)劃 根據(jù)電路網(wǎng)表、估計(jì)的芯片的大體面積和形狀、各功能塊

21、的大體形狀面積、功能塊的數(shù)目、輸入/輸出數(shù)目等，對(duì)設(shè)計(jì)的電路進(jìn)行物理劃分和預(yù)布局。先進(jìn)行初始規(guī)劃（initialize floorplan），產(chǎn)生輸入/輸出行，單元區(qū)行以及布線網(wǎng)格等，然后進(jìn)行行調(diào)整、芯片面積調(diào)整、布線網(wǎng)格調(diào)整，并進(jìn)行預(yù)布局，初步確定各功能塊的形狀面積及相對(duì)位置、I/O位置以及芯片形狀尺寸，而且可以從總體上考慮電源、地線、數(shù)據(jù)通道分布（datapath plan）自動(dòng)版圖設(shè)計(jì)過程第40頁(yè)/共75頁(yè)自動(dòng)布局 概念：按電路功能、性能、幾何要求，放置各部件 目標(biāo)：芯片面積最小、性能優(yōu)化 過程：初始布局、布局迭代改善 初始布局：?jiǎn)卧x擇：與已安置單元連接度最大的單元；向前看U步 單元安

22、置：選擇與已安置單元距離最短的位置作為選出單元的安置位置 （連線長(zhǎng)度計(jì)算方法： 最小生成樹；最小斯坦納樹；最小鏈；最小矩形半周長(zhǎng)） 布局迭代：選擇一個(gè)單元或單元集，將位置與候選位置交換，對(duì)新布局計(jì)算判斷 判斷標(biāo)準(zhǔn)：連線總長(zhǎng)度、布線均勻性自動(dòng)版圖設(shè)計(jì)過程第41頁(yè)/共75頁(yè)自動(dòng)布線 概念：滿足工藝規(guī)則、布線層數(shù)限制、線寬、線間距限制和各線網(wǎng)可靠絕緣等，根據(jù)電路的連接關(guān)系進(jìn)行連線，100%連通，使芯片面積最小 布線質(zhì)量評(píng)價(jià)： 布通率100%布線面積最小 布線總長(zhǎng)度最小 通孔數(shù)少（解釋）布線均勻自動(dòng)版圖設(shè)計(jì)過程第42頁(yè)/共75頁(yè) 布線算法 面向線網(wǎng)的算法： 先定線網(wǎng)的布線順序，每次布一個(gè)線網(wǎng)，達(dá)到當(dāng)前

23、最優(yōu)或準(zhǔn)優(yōu) 問題：存儲(chǔ)量大，難以布線網(wǎng)多、布線密度大的情況 線網(wǎng)定序法：短線法、干擾度法 典型布線算法：李氏法、線探索法等（解釋） 面向布線區(qū)的算法： 并行算法，整體規(guī)劃，在布線區(qū)達(dá)到總體最優(yōu)或準(zhǔn)優(yōu)；但對(duì)通道形狀有一定要求，適應(yīng)性較差 過程： 總體布線：通道劃分和線網(wǎng)分配 詳細(xì)布線（通道布線）： 對(duì)分配到通道區(qū)底 線網(wǎng)確定在通道區(qū)的具體位置自動(dòng)版圖設(shè)計(jì)過程第43頁(yè)/共75頁(yè) 自動(dòng)設(shè)計(jì)很大程度上受限于近似算法與版圖結(jié)構(gòu) 可作人工調(diào)整：未布的單元、線、布線過密處 可作壓縮處理 布局布線算法的發(fā)展 時(shí)延驅(qū)動(dòng)算法 0.8微米工藝：連線延遲與門延遲已經(jīng)相當(dāng) 對(duì)深亞微米電路，布圖優(yōu)化目標(biāo)由芯片面積最小，調(diào)

24、整到連線總延遲最小，性能優(yōu)化，布圖中引入時(shí)延模型、時(shí)延分析： 多層布線算法自動(dòng)版圖設(shè)計(jì)過程第44頁(yè)/共75頁(yè) 版圖的半自動(dòng)設(shè)計(jì)：符號(hào)式版圖設(shè)計(jì) 用符號(hào)進(jìn)行版圖輸入，通過自動(dòng)轉(zhuǎn)換程序轉(zhuǎn)換（壓縮功能）；可不考慮設(shè)計(jì)規(guī)則 版圖的人工設(shè)計(jì) 用于底層單元設(shè)計(jì)、單元庫(kù)單元設(shè)計(jì)、模擬電路設(shè)計(jì)等方面 進(jìn)行版圖輸入編輯，考慮設(shè)計(jì)規(guī)則第45頁(yè)/共75頁(yè)版圖檢查與驗(yàn)證 原因：人工介入、版圖引入物理因素 包括：DRC、ERC、LVS、后仿真網(wǎng)表與參數(shù)提取設(shè)計(jì)規(guī)則檢查版圖版圖網(wǎng)表后仿真電學(xué)規(guī)則檢查網(wǎng)表一致性檢查原理圖網(wǎng)表第46頁(yè)/共75頁(yè)版圖檢查與驗(yàn)證 DRC：設(shè)計(jì)規(guī)則檢查（最小線寬、最小圖形間距、最小接觸孔尺寸、柵和

25、源漏區(qū)的最小交疊等） 實(shí)現(xiàn)：通過圖形計(jì)算（線和線間的距離計(jì)算） DRC軟件 用戶：編寫DRC文件，給出設(shè)計(jì)規(guī)則 ERC：檢查電學(xué)規(guī)則，檢測(cè)出沒有電路意義的連接錯(cuò)誤，（短路、開路、孤立布線、非法器件等），介于設(shè)計(jì)規(guī)則與行為級(jí)分析之間，不涉及電路行為 實(shí)現(xiàn)：提取版圖網(wǎng)表， ERC軟件 網(wǎng)表提取工具：邏輯連接復(fù)原第47頁(yè)/共75頁(yè)版圖檢查與驗(yàn)證 LVS：網(wǎng)表一致性檢查 概念：從版圖提取出的電路網(wǎng)表與從原理圖得到的網(wǎng)表進(jìn)行比較，檢查兩者是否一致。 作用與特點(diǎn)：主要用于保證進(jìn)行電路功能和性能驗(yàn)證之前避免物理設(shè)計(jì)錯(cuò)誤。 可以檢查出ERC無法檢查出的設(shè)計(jì)錯(cuò)誤，也可以實(shí)現(xiàn)錯(cuò)誤定位 實(shí)現(xiàn)：網(wǎng)表提取，LVS軟件第

26、48頁(yè)/共75頁(yè)版圖檢查與驗(yàn)證 后仿真：考慮版圖引入的寄生量的影響，進(jìn)行后仿真，保證版圖能滿足電路功能和性能的要求 后仿真對(duì)象 參數(shù)提取程序提取出實(shí)際版圖參數(shù)和寄生電阻、寄生電容等寄生參數(shù)，進(jìn)一步生成帶寄生參數(shù)的器件級(jí)網(wǎng)表 提取得到寄生參數(shù)文件和單元延遲文件結(jié)合，通過延遲計(jì)算器生成一個(gè)延遲文件，把該延遲文件反標(biāo)（back-annotation）到網(wǎng)表中 通過參數(shù)提取直接得到一個(gè)與路徑延遲相關(guān)的延遲文件，進(jìn)行反標(biāo)第49頁(yè)/共75頁(yè)后仿真 軟件支持： 數(shù)字電路 對(duì)提取出的帶寄生參數(shù)的器件級(jí)網(wǎng)表進(jìn)行開關(guān)級(jí)模擬或SPICE模擬實(shí)現(xiàn)； 大規(guī)模的電路，用時(shí)序分析找到關(guān)鍵路徑，對(duì)關(guān)鍵路徑進(jìn)行SPICE模擬；

27、 由提取得到的延遲文件反標(biāo)到門級(jí)網(wǎng)表，進(jìn)行相應(yīng)的仿真（如Verilog門級(jí)仿真等）。 模擬電路 SPICE模擬提取出的帶寄生量的器件級(jí)網(wǎng)表第50頁(yè)/共75頁(yè)制版 專用制版設(shè)備：光學(xué)圖形發(fā)生器、電子束制版機(jī) 基本原理： 光學(xué)圖形發(fā)生器：光闌位置和尺寸可變，一般是矩形的，作用在涂膠的鉻版上；版圖圖形分割成矩形，并進(jìn)行排序，這些數(shù)據(jù)控制光闌的尺寸和位置的變化 電子束制版機(jī)：控制電子束的掃描進(jìn)行暴光 制版分辨率高，適合小尺寸電路制版 EDA軟件生成的版圖數(shù)據(jù)需通過一定接口程序轉(zhuǎn)換成制版設(shè)備的輸入格式，才能用于制版第51頁(yè)/共75頁(yè)器件模擬 集成電路的基礎(chǔ)是器件，但目前不能從電學(xué)性能和工藝水平自動(dòng)設(shè)計(jì)器

28、件，只能進(jìn)行模擬分析 概念：在給定器件結(jié)構(gòu)和摻雜分布的情況下，采用數(shù)值方法直接求解器件的基本方程，從而得到器件的直流、瞬態(tài)、交流小信號(hào)等電學(xué)特性和某些電參數(shù) 器件模擬作用： 結(jié)構(gòu)、工藝參數(shù)對(duì)器件性能的影響性能預(yù)測(cè) 物理機(jī)制研究：分析無法或難以測(cè)量的器件性能 可為SPICE模擬提供模型參數(shù) 與工藝模擬集成可直接分析工藝條件對(duì)器件性能的影響第52頁(yè)/共75頁(yè)器件模擬 基本功能 可處理的器件類型：二極管、BJT、MOS、多層結(jié)構(gòu)、光電器件、可編程器件等 可模擬的材料：多種，不限于硅、二氧化硅 可完成的電學(xué)分析：DC、AC、瞬態(tài)、熱載流子、光電等等 可獲得的電學(xué)特性和電參數(shù) 端特性：I-V；電容-V等

29、 內(nèi)部特性：濃度分布、電勢(shì)電場(chǎng)分布等 電參數(shù)：閾值電壓、亞閾斜率、薄層電阻等第53頁(yè)/共75頁(yè)器件模擬 輸入文件用戶與軟件的接口 器件結(jié)構(gòu)（包括電極） 材料 摻雜 選用模型與算法 計(jì)算內(nèi)容 輸出第54頁(yè)/共75頁(yè)TITLE NMOFET OUTPUT CHARACTERISTICS COMMENT Specify a rectangular mesh MESH SMOOTH=1 X.MESH WIDTH=3.0 H1=0.125 Y.MESH N=1 L= 0.025 Y.MESH N=3 L=0 Y.MESH DEPTH=1.0 H1=0.125 Y.MESH DEPTH=1.0 H1=0.

30、250 第55頁(yè)/共75頁(yè)COMMENT Eliminate some unnecessary substrate nodes ELIMIN COLUMNS Y.MIN=1.1 COMMENT Increase source/drain oxide thickness using SPEAD SPREAD LEFT WIDTH=0.625 UP=1 LO=3 THICK=0.1 ENC=2 SPREAD RIGHT WIDTH=0.625 UP=1 LO=3 THICK=0.1 ENC=2 COMMENT Use SPREAD again to prevent substrate grid d

31、istortion SPREAD LEFT WIDTH=100 UP=3 LO=4 Y.LO=0.125 COMMENT Specify oxide and silicon regions REGION SILICON REGION OXIDE IY.MAX=3 第56頁(yè)/共75頁(yè)COMMENT Electrode definition ELECTR NAME=Gate X.MIN=0.625 X.MAX=2.375 TOP ELECTR NAME=Substrate BOTTOM ELECTR NAME=Source X.MAX=0.5 IY.MAX=3 ELECTR NAME=Drain

32、X.MIN=2.5 IY.MAX=3 COMMENT Specify impurity profiles and fixed charge PROFILE P-TYPE N.PEAK=3E15 UNIFORM PROFILE P-TYPE N.PEAK=2E16 Y.CHAR=.25 PROFILE N-TYPE N.PEAK=2E20 Y.JUNC=.34 X.MIN=0.0 WIDTH=.5 + XY.RAT=.75 PROFILE N-TYPE N.PEAK=2E20 Y.JUNC=.34 X.MIN=2.5 WIDTH=.5 + XY.RAT=.75 INTERFAC QF=1E10

33、COMMENT Specify contact parameters CONTACT NAME=Gate N.POLY 第57頁(yè)/共75頁(yè)COMMENT Specify physical model to use MODELS CONMOB FLDMOB SRFMOB2 COMMENT Symbolic factorization and initial solution SYMB CARRIERS=0 METHOD ICCG DAMPED OLVE COMMENT Do a Poisson solve only to bias the gate SYMB CARRIERS=0 METHOD

34、ICCG DAMPED SOLVE V(Gate)=3.0 COMMENT Use Newtons method and solve for electrons SYMB NEWTON CARRIERS=1 ELECTRON COMMENT Setup log file for IV data LOG OUT.FILE=DRAIN.O1 COMMENT Ramp the drain voltage SOLVE V(Drain)=0.0 ELEC=Drain VSTEP=.2 NSTEP=15 COMMENT Plot Ids vs. Vds PLOT.1D Y.AXIS=I(Drain) X.

35、AXIS=V(Drain) POINTS COLOR=2 + TITLE=”Example 1D - Drain Characteristics” LABEL LABEL=”Vgs=3.0V” X=2.4 Y=0.1E-4 第58頁(yè)/共75頁(yè)工藝模擬 實(shí)驗(yàn)流片來確定工藝參數(shù)，周期長(zhǎng)，成本高，工藝模擬可改善這一問題 概念：對(duì)工藝過程建立數(shù)學(xué)模型，在某些已知工藝參數(shù)的情況下，對(duì)工藝過程進(jìn)行數(shù)值求解，計(jì)算經(jīng)過該工序后的雜質(zhì)濃度分布、結(jié)構(gòu)特性變化（厚度和寬度變化）或應(yīng)力變化（氧化、薄膜淀積、熱過程等引起）。 作用 優(yōu)化工藝流程、工藝條件； 預(yù)測(cè)工藝參數(shù)變化對(duì)工藝結(jié)果的影響 縮短加工周期，提高成品率 軟

36、件支持：SUPREM；SUPREM-IV第59頁(yè)/共75頁(yè)工藝模擬 基本內(nèi)容 可處理的工藝過程：離子注入、預(yù)淀積、氧化、擴(kuò)散、外延、低溫淀積、光刻、腐蝕等 高溫過程：雜質(zhì)分布；氧化、外延還需考慮厚度變化、界面移動(dòng) 非高溫過程：結(jié)構(gòu)變化，（除離子注入） 可處理多層結(jié)構(gòu)，可處理的材料：?jiǎn)尉Ч琛⒍嗑Ч?、二氧化硅、氮化硅、氮化氧硅、鈦及鈦硅化物、鎢及鎢硅化物、光刻膠、鋁等 可摻雜的雜質(zhì)：硼、磷、砷、銻、鎵、銦、鋁 工藝模型 輸出：厚度、雜質(zhì)分布、電參數(shù)（薄層電阻、電導(dǎo)率等）第60頁(yè)/共75頁(yè)工藝模擬 輸入文件 結(jié)構(gòu)說明語句 參數(shù)語句 工序語句 算法語句 輸出語句 注釋語句第61頁(yè)/共75頁(yè)$ TMA

37、TSUPREM4 NMOS transistor simulation: through field oxidation $ Define the grid MESH GRID.FAC=1.9 METHOD ERR.FAC=2.0 $ Read the mask definition file MASK IN.FILE=sss.tl1 PRINT $ Initialize the structure INITIALIZE BORON=5E15 $ Initial oxidation DIFFUSION TIME=30 TEMP=1000 DRY HCL=5 $ Nitride depositi

38、on and field region mask DEPOSIT NITRIDE THICKNESS=0.07 SPACES=4 DEPOSIT PHOTORESIST POSITIVE THICKNESS=1 EXPOSE MASK=Field DEVELOP ETCH NITRIDE TRAP ETCH OXIDE TRAP UNDERCUT=0.1 ETCH SILICON TRAP THICKNESS=0.25 UNDERCUT=0.1 第62頁(yè)/共75頁(yè)$Boron field implant IMPLANT BORON DOSE=5E12 ENERGY=50 TILT=7 ROTA

39、TION=30 ETCH PHOTORESIST ALL $ Field oxidation METHOD PD.TRANS COMPRESS DIFFUSION TIME=20 TEMP=800 T.FINAL=1000 DIFFUSION TIME=180 TEMP=1000 T.FINAL=800 ETCH NITRIDE ALL $Unmasked enhancement implant IMPLANT BORON DOSE=1E12 ENERGY=40 TILT=70 ROTATION=30 第63頁(yè)/共75頁(yè)$PLOT the initial NMOS structure SELE

40、CT Z=LOG10(BORON) TITLE=“NMOS Isolation Region” PLOT.2D SCALE GRID C.GRID=2 Y.MAX=2.0 PLOT.2D SCALE Y.MAX=2.0 $Color fill the regions COLOR SILICON COLOR=7 COLOR OXIDE COLOR=5 $Plot contours of boron FOREACH x (15 TO 20 STEP 0.5) CONTOUR VALUE=X LINE=5 COLOR=2 END $ Replot boundaries PLOT.2D AX CL 第64頁(yè)/共75頁(yè)IC CAT技術(shù) 測(cè)試目的：加工過程中電路篩選，用戶驗(yàn)收 產(chǎn)生錯(cuò)誤的原因： 芯片加工過程中的物理故障（信號(hào)線開路、短路） 使用條件或環(huán)境引起的故障（器件老化、環(huán)境溫度、濕度變化或光、射線等的干擾） 故障處理 冗余技術(shù) 故障檢測(cè)和定位：通過加測(cè)試向量，觀察輸出結(jié)果，判斷第65頁(yè)/共75頁(yè) 測(cè)試問題：測(cè)試向量生成、故障診斷（檢測(cè)和定位）、