第7章FPGA和DSP(2課時(shí))

1、嵌入式系統(tǒng)與應(yīng)用王浩 副教授中南大學(xué)信息科學(xué)與工程學(xué)院可編程邏輯器件FPGA2主要內(nèi)容 什么是FPGA FPGA的典型應(yīng)用 FPGA器件基本結(jié)構(gòu) FPGA電路設(shè)計(jì)與程序設(shè)計(jì) FPGA設(shè)計(jì)流程 其它3什么是FPGA Field Programmable Gate Array 現(xiàn)場(chǎng)可編程門陣列 可編程修改的集成電路芯片 門數(shù)介于低端的分立元件和高端的ASIC之間 輸入和輸出的邏輯關(guān)系可以編程更改Part146什么是FPGAPart19Xilinx 簡(jiǎn)介 賽靈思公司（Xilinx）在半導(dǎo)體行業(yè)中增長(zhǎng)最快的領(lǐng)域之一 可編程邏輯器件（PLD）市場(chǎng)中雄居領(lǐng)先地位。根據(jù)iSuppli 的數(shù)據(jù)，2014 年賽

2、靈思公司占有可編程邏輯器件市場(chǎng)超過一半以上的份額。在范圍更大的價(jià)值660 多億美元的ASIC 市場(chǎng)中，賽靈思是全球第二大供應(yīng)商。賽靈思公司在全球擁有7500 多家客戶和每年5萬多個(gè)新設(shè)計(jì)。如今，賽靈思公司在全球有近3,000 名員工。公司近半數(shù)的工程師致力于軟件開發(fā)。Part1XILINX器件選擇 v 高端：Virtex系列，高速高性能。v 高性價(jià)比：Spartan系列，兼顧性能和成本，在降低成本的基礎(chǔ)上性能優(yōu)越。v 低成本：XC系列，成本低，入門級(jí)。FPGA器件的性能特點(diǎn)：(1) 采用SRAM編程技術(shù)，具有高密度、高速度、高可靠性和低功耗的特性。(2) 提供豐富的I/O端數(shù)和觸發(fā)器，集成度遠(yuǎn)

3、遠(yuǎn)高于PAL和GAL器件。(3) FPGA器件結(jié)構(gòu)靈活，內(nèi)部的各種資源（CLB、IOB和ICR）均可以編程，可以實(shí)現(xiàn)多個(gè)變量的任意邏輯。FPGA器件的性能特點(diǎn)：(4)某些器件提供片內(nèi)高速RAM，可用于FIFO等設(shè)計(jì)。(5)使用FPGA器件時(shí)需要進(jìn)行數(shù)據(jù)配置，斷電后，配置數(shù)據(jù)自動(dòng)丟失。(6)內(nèi)部時(shí)延與器件結(jié)構(gòu)和邏輯連接有關(guān)，傳輸時(shí)延不可預(yù)測(cè)。14主要內(nèi)容 什么是FPGA FPGA的典型應(yīng)用 FPGA器件基本結(jié)構(gòu) 電路設(shè)計(jì)與程序設(shè)計(jì) FPGA設(shè)計(jì)流程 其它18主要內(nèi)容 什么是FPGA FPGA的典型應(yīng)用 FPGA器件基本結(jié)構(gòu)* FPGA電路設(shè)計(jì)與程序設(shè)計(jì) FPGA設(shè)計(jì)流程 其它表8-4-1 XC4

4、000系列器件主要特征 FPGA一般是由以下四部分組成： 一、可配置邏輯模塊 CLB(Configutable Logic Blocks) 二、輸入/輸出模塊 IOB(Input/Output Blocks) 三、互連資源 ICR (Interconnect Capital Resource) （含可編程開關(guān)矩陣） 四、一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器SRAM。 FPGA組成圖 XC4000系列FPGA基本結(jié)構(gòu)CLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLB可編程開關(guān)矩陣可編程輸入/輸出模塊IOB互連資源ICR可配置邏輯模塊CLBFPGA器件基本

5、結(jié)構(gòu)器件基本結(jié)構(gòu)1. IOB提供內(nèi)部邏輯陣列與外部引出線之間的編程接口；2. I C R 經(jīng) 編 程 實(shí) 現(xiàn)C L B 與 C L B 以 及CLB與IOB之間的互連。可配置邏輯模塊（可配置邏輯模塊（CLB）每個(gè)CLB由4個(gè)觸發(fā)器（C）、兩個(gè)獨(dú)立的4輸入組合邏輯函數(shù)發(fā)生器（F、G）和由數(shù)據(jù)選擇器組成的內(nèi)部控制電路（K）構(gòu)成。CLB有13個(gè)輸入和4個(gè)輸出，輸入與輸出可與CLB周圍的互連資源相連，如圖所示。兩個(gè)組合邏輯函數(shù)發(fā)生器F和G為查找表結(jié)構(gòu)。其工作原理類似于用ROM實(shí)現(xiàn)多種邏輯函數(shù) ，F(xiàn) 和 G 的 輸 入等效于R O M 的 地 址 碼 ， 通 過 查 找ROM中的地址表，即可得到相應(yīng)的組

6、合邏輯函數(shù)輸出。圖 CLB與互連資源互連關(guān)系開關(guān)矩陣開關(guān)矩陣開關(guān)矩陣開關(guān)矩陣F4 C4 G4YoutYG3C3F3G2C2F2XoutG1C1KF1X互連資源FPGA 的IOB結(jié)構(gòu)C11DQ觸發(fā)器C11DQ觸發(fā)鎖存器延時(shí)擺率控制上拉/下拉電阻VCC輸出緩沖器輸入緩沖器OE輸出輸出時(shí)鐘I1I2輸入時(shí)鐘I/O可編程I/O模塊（IOB）FPGA IOB由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成，每個(gè)IOB控制一個(gè)外部引出端（管腳）?？删幊虄?nèi)部互連資源（可編程內(nèi)部互連資源（ICR）ICR由縱橫分布在CLB陣列之間的金屬線網(wǎng)絡(luò)金屬線網(wǎng)絡(luò)和位于縱橫線交叉點(diǎn)上的可編程開關(guān)矩陣可編程開關(guān)矩陣組

7、成。FPGA使用的是分層連線資源結(jié)構(gòu)，根據(jù)應(yīng)用的不同，ICR一般提供3種連接結(jié)構(gòu)，即通用單通用單/雙長(zhǎng)線連接雙長(zhǎng)線連接、長(zhǎng)線連接長(zhǎng)線連接和全全局連接局連接。通用單通用單/雙長(zhǎng)線連接雙長(zhǎng)線連接主要用于CLB之間的連接，任意兩點(diǎn)間的連接都要通過開任意兩點(diǎn)間的連接都要通過開關(guān)矩陣。關(guān)矩陣。它提供了相鄰CLB之間的快速互連和復(fù)雜互連的靈活性，但傳輸信號(hào)每通過一個(gè)可編程開關(guān)矩陣，就增加一次時(shí)延。因此，F(xiàn)PGA內(nèi)部時(shí)延與器件結(jié)構(gòu)和邏輯布線有關(guān)，它的信號(hào)傳輸時(shí)延不可確定時(shí)延不可確定。圖 通用單/雙長(zhǎng)線連接結(jié)構(gòu)F4 C4 G4 YQYG3C3F3G2C2F2XQG1C1KF1X開關(guān)矩陣開關(guān)矩陣開關(guān)矩陣開關(guān)矩陣

8、CLBCLBCLBCLB開關(guān)矩陣(a)(b)CLB通用單長(zhǎng)線連接結(jié)構(gòu)通用單長(zhǎng)線相鄰的通用單長(zhǎng)線通用雙長(zhǎng)線連接結(jié)構(gòu)通用雙長(zhǎng)線通用雙長(zhǎng)線可連接兩個(gè)非相鄰的CLB圖 通用單/雙長(zhǎng)線連接結(jié)構(gòu)(c)(d)PSMPSMPSMPSMCLBCLB2CLBCLB3CLBCLBCLB4CLB1CLB雙長(zhǎng)線單長(zhǎng)線可編程開關(guān)矩陣每個(gè)開關(guān)矩陣的連線點(diǎn)上有5個(gè)選通晶體管通用單/雙長(zhǎng)線連接結(jié)構(gòu)通用單長(zhǎng)線連接相鄰CLB通用雙長(zhǎng)線連接非相鄰CLB可編程開關(guān)矩陣的結(jié)構(gòu)2.長(zhǎng)線連接長(zhǎng)線連接在通用單/雙長(zhǎng)線的旁邊還有3條從陣列的一頭連到另一頭的線段，稱為水平長(zhǎng)線和垂直長(zhǎng)線水平長(zhǎng)線和垂直長(zhǎng)線。這些長(zhǎng)線不經(jīng)過可編程開關(guān)矩陣，信號(hào)延時(shí)時(shí)間

9、小，長(zhǎng)線主要用于長(zhǎng)距離或多分支信號(hào)的傳送長(zhǎng)距離或多分支信號(hào)的傳送。3. 全局連接全局連接8條全局線貫穿條全局線貫穿FPGA器件器件，可達(dá)到每個(gè)CLB。全局連接主要用于傳送一些公共信號(hào)，如全局時(shí)鐘信號(hào)、公用控制信號(hào)。27主要內(nèi)容 什么是FPGA FPGA的典型應(yīng)用 FPGA器件基本結(jié)構(gòu) FPGA電路設(shè)計(jì)與程序設(shè)計(jì) FPGA設(shè)計(jì)流程 其它28FPGA電路設(shè)計(jì) 兩種設(shè)計(jì)方法 圖形設(shè)計(jì)方法 放置可用資源元件（布局） 連接元件（布線） HDL描述 時(shí)鐘、條件、操作 邏輯運(yùn)算、連接Part230HDL語言概述 HDL是Hardware Description Language 的縮寫 為硬件仿真的目的而設(shè)

10、計(jì)的語言 需要能夠描述電路的事件、行為 沿用程序設(shè)計(jì)語言不是總能解決問題 總線周期局限，如何描述小于總線周期的信號(hào) 難以描述電路事件，并發(fā)，連接Part2HDL語言概述 將設(shè)計(jì)用HDL描述出來，EDA工具將這些HDL代碼轉(zhuǎn)換為物理實(shí)現(xiàn)（綜合） 使用HDL對(duì)設(shè)計(jì)進(jìn)行仿真、驗(yàn)證等 ABEL 這是一種早期的硬件描述語言。支持邏輯電路這是一種早期的硬件描述語言。支持邏輯電路的多種表達(dá)形式，其中包括邏輯方程，真值表和狀的多種表達(dá)形式，其中包括邏輯方程，真值表和狀態(tài)圖。態(tài)圖。 ABEL語言從早期可編程邏輯器件（語言從早期可編程邏輯器件（PLD）的設(shè)計(jì)中發(fā)展而來，早期的設(shè)計(jì)中發(fā)展而來，早期ABEL-HDL被

11、廣泛用于被廣泛用于各種可編程邏輯器件的邏輯功能設(shè)計(jì)。如各種可編程邏輯器件的邏輯功能設(shè)計(jì)。如GAL 、Lattice isp EXPERT，Xilinx的的Foundtion和和Webpack等等EDA軟件中。從長(zhǎng)遠(yuǎn)來看，軟件中。從長(zhǎng)遠(yuǎn)來看，ABEL-HDL只會(huì)在較小的范圍內(nèi)繼續(xù)存在。只會(huì)在較小的范圍內(nèi)繼續(xù)存在。 AHDL ALTERA公司發(fā)明的公司發(fā)明的HDL， ALTERA公司企業(yè)標(biāo)準(zhǔn)。特點(diǎn)是非常易學(xué)易用，學(xué)公司企業(yè)標(biāo)準(zhǔn)。特點(diǎn)是非常易學(xué)易用，學(xué)過高級(jí)語言的人可以在很短的時(shí)間（如幾過高級(jí)語言的人可以在很短的時(shí)間（如幾周）內(nèi)掌握周）內(nèi)掌握AHDL。 缺點(diǎn)缺點(diǎn) ：移植性不好，通常只用于：移植性不好

12、，通常只用于ALTERA自己的開發(fā)系統(tǒng)。自己的開發(fā)系統(tǒng)。Verilog Verilog HDL就是在應(yīng)用最廣泛的就是在應(yīng)用最廣泛的C語言的語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言?；A(chǔ)上發(fā)展起來的一種硬件描述語言。1990年年CADENCE公司公開發(fā)表了公司公開發(fā)表了Verilog HDL,并成并成立立LVI組織以促進(jìn)組織以促進(jìn)Verilog HDL成為成為IEEE標(biāo)準(zhǔn)，標(biāo)準(zhǔn)，即即IEEE Standard 1364-1995。 特點(diǎn)：特點(diǎn)： 1、語法自由、語法自由 2、國內(nèi)資料相對(duì)較少、國內(nèi)資料相對(duì)較少 3、IC設(shè)計(jì)中，設(shè)計(jì)中，90%的公司使用的公司使用 4、利用、利用EDA工具進(jìn)行邏輯綜合和

13、優(yōu)化工具進(jìn)行邏輯綜合和優(yōu)化 VHDL 全稱：全稱：Very-High-Speed Integrated Circuit Hardware Description Language 誕生于誕生于1982年。年。1987年底，年底，VHDL被被IEEE和和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。 有有IEEE-1076和和IEEE標(biāo)準(zhǔn)的標(biāo)準(zhǔn)的1076-1993版本。版本。 特點(diǎn)：特點(diǎn)： 1、發(fā)展較早，語法嚴(yán)格、發(fā)展較早，語法嚴(yán)格 2、可以利用可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化工具進(jìn)行邏輯綜合和優(yōu)化 3、VHDL豐富的仿真語句和庫函數(shù)豐富的仿真語句和庫函數(shù)VHDL簡(jiǎn)介

14、電路基本結(jié)構(gòu)都由實(shí)體說明（Entity Declaration）和構(gòu)造體（Architecture Body）兩部分構(gòu)成 實(shí)體說明部分規(guī)定了設(shè)計(jì)單元的輸入輸出接口信號(hào)和引腳 構(gòu)造體部分定義了設(shè)計(jì)單元的具體構(gòu)造和行為 39主要內(nèi)容 什么是FPGA FPGA的典型應(yīng)用 FPGA器件基本結(jié)構(gòu) FPGA電路設(shè)計(jì)與程序設(shè)計(jì) FPGA設(shè)計(jì)流程 其它40FPGA開發(fā)流程1. 設(shè)計(jì)輸入（編程）HDLSchematic（原理圖）Finite State Machine（狀態(tài)機(jī)）2. 功能仿真3. 綜合4. 布局5. 布線6. 時(shí)序仿真Part3綜合（Synthesis） 將邏輯功能描述轉(zhuǎn)換為電路功能模塊（與門、

15、非門及其組合）及其連接的過程。Part342布局（Placement） 將綜合中使用的元件用FPGA中的合適的區(qū)域?qū)崿F(xiàn)Size & AreaPart343布線（Route） 與PCB布線相同 將功能部件連接起來 導(dǎo)線對(duì)信號(hào)的影響信號(hào)從一個(gè)7cm長(zhǎng)的線一端傳到另一端會(huì)怎樣影響電路工作速度Part344時(shí)序仿真 包含時(shí)序信息的仿真 需要FPGA芯片廠商提供相關(guān)參數(shù) 同功能仿真的區(qū)別 功能仿真在設(shè)計(jì)輸入完畢后即可進(jìn)行 時(shí)序仿真必須在全部設(shè)計(jì)完成后進(jìn)行 存在信號(hào)傳輸和邏輯計(jì)算延遲 時(shí)序仿真需要廠商器件參數(shù)處理外圍和處理內(nèi)部的關(guān)系、直接和間接的關(guān)系47主要內(nèi)容 什么是FPGA FPGA的典型應(yīng)用

16、 FPGA器件基本結(jié)構(gòu) FPGA電路設(shè)計(jì)與程序設(shè)計(jì) FPGA設(shè)計(jì)流程 其它484950EDA 計(jì)算機(jī)輔助設(shè)計(jì) 工具軟件 綜合 Synplify 仿真 ActiveHDL / ModelSim 布局布線 芯片制造商 ProductQuartus Altera ISE Xilinx Part451EDA軟件供應(yīng)商 Synopsys（新思科技） System_Studio Vera VCS Cadence Mentor Graphics ModelSim PADS Part452嵌入式系統(tǒng)與應(yīng)用王浩 副教授中南大學(xué)信息科學(xué)與工程學(xué)院通信工程系中南大學(xué)信息科學(xué)與工程學(xué)院通信工程系數(shù)字信號(hào)處理器DSP5

17、3pDSP器件的年銷售額500億美元pDSP器件廠商的數(shù)量80p最大的生產(chǎn)商Texas Instrumentsp最高的MIPS速率 9000 （MIPS）p有經(jīng)驗(yàn)的DSP工程師年薪在7萬美元以上54一、 DSP概述55概念澄清理論與硬件的區(qū)別 DSP有兩個(gè)意思，既可以指數(shù)字信號(hào)處理這門理論，此時(shí)它是Digital Signal Processing的縮寫； 也可以是Digital Signal Processor的縮寫，表示數(shù)字信號(hào)處理器，有時(shí)也縮寫為DSPs，以示與理論的區(qū)別。 這里DSP僅用來代表數(shù)字信號(hào)處理器。56DSP概述什么是DSP DSP，也稱數(shù)字信號(hào)處理器（Digital Sig

18、nal Processer），是一種具有特殊結(jié)構(gòu)的特別適是一種具有特殊結(jié)構(gòu)的特別適合于進(jìn)行數(shù)字信號(hào)處理運(yùn)算的微處理器合于進(jìn)行數(shù)字信號(hào)處理運(yùn)算的微處理器。DSP處理器的內(nèi)部采用程序和數(shù)據(jù)分開的哈佛結(jié)構(gòu)，具有專門的硬件乘法器，廣泛采用流水線操作，提供特殊的DSP 指令，可以用來快速地實(shí)現(xiàn)各種數(shù)字信號(hào)處理算法。57DSP概述DSP處理器的特點(diǎn)1. 在一個(gè)指令周期內(nèi)可完成一次乘法和一次加法2. 程序和數(shù)據(jù)空間分開，可以同時(shí)訪問指令和數(shù)據(jù)（Harvard結(jié)構(gòu)）3. 片內(nèi)具有快速RAM，通?？赏ㄟ^獨(dú)立的數(shù)據(jù)總線在兩塊中同時(shí)訪問4. 具有低開銷或無開銷循環(huán)及跳轉(zhuǎn)的硬件支持58DSP概述DSP處理器的特點(diǎn)5.

19、 快速的中斷處理和硬件I/O支持。6. 具有在單周期內(nèi)操作的多個(gè)硬件的地址產(chǎn)生器。7. 可以并行執(zhí)行多個(gè)操作。8. 支持流水線操作，使取指、譯碼和執(zhí)行等操作可以重疊執(zhí)行。9. 與通用微處理器相比，DSP芯片的其他通用功能相對(duì)較弱些（例如外設(shè)支持等）。59DSP概述DSP處理器的分類1. 按基礎(chǔ)特性劃分動(dòng)態(tài)/靜態(tài)DSP處理器 DSP處理器在某時(shí)鐘頻率范圍內(nèi)的任何頻率上能正常工作，除計(jì)算速度有變化外，沒有性能的下降，這類DSP處理器一般稱為靜態(tài)DSP處理器。 一致性/非一致性DSP處理器 如果有兩種或兩種以上的DSP處理器,它們的指令集和相應(yīng)的機(jī)器代碼及管腳結(jié)構(gòu)相互兼容,則這類DSP處理器稱為一致

20、性的DSP處理器。 60DSP概述DSP處理器的分類2. 按數(shù)據(jù)格式劃分定點(diǎn)DSP處理器 數(shù)據(jù)以定點(diǎn)格式工作的DSP處理器 。 浮點(diǎn)DSP處理器 數(shù)據(jù)以浮點(diǎn)格式工作的DSP處理器 。說明 不同的浮點(diǎn)DSP芯片所采用的浮點(diǎn)格式不完全一樣，有的DSP芯片采用自定義的浮點(diǎn)格式，有的DSP芯片則采用IEEE的標(biāo)準(zhǔn)浮點(diǎn)格式。 61DSP概述DSP處理器的分類3. 按用途劃分通用型DSP處理器 通用型DSP芯片適合普通的DSP應(yīng)用，如TI公司的一系列DSP芯片。 專用型DSP處理器 專用型DSP芯片市為特定的DSP運(yùn)算而設(shè)計(jì)，更適合特殊的運(yùn)算，如數(shù)字濾波，卷積和FFT等。 62DSP概述DSP處理器的發(fā)展

21、1979年美國Intel公司發(fā)布的商用可編程器件2920是DSP芯片的一個(gè)主要里程碑世界上第一個(gè)單片DSP芯片是1980年AMI公司宣布的S28111981年日本NEC公司推出的PD7720是第一個(gè)具有乘法器的商用DSP芯片第一個(gè)采用CMOS工藝生產(chǎn)浮點(diǎn)DSP芯片的是日本的Hitachi 公司第一個(gè)高性能的浮點(diǎn)DSP芯片應(yīng)是AT&T公司于1984年推出的DSP3263最早問世的6種DSP64DSP概述DSP處理器的發(fā)展1. 運(yùn)算速度MAC（一次乘法和一次加法）時(shí)間已經(jīng)從80年代初的400ns（如TMS32010）降低到40ns（如TMS32C40），處理能力提高了10多倍 。 2. 內(nèi)

22、部結(jié)構(gòu)內(nèi)部關(guān)鍵的乘法器部件從1980年的占模區(qū)的40左右下降到5以下，片內(nèi)RAM增加1個(gè)數(shù)量級(jí)以上。 65DSP概述DSP處理器的發(fā)展3. 制造工藝1980年采用4的NMOS工藝，而現(xiàn)在則普遍采用亞微米CMOS工藝。 4. 引腳數(shù)量從1980年的最多64個(gè)增加到現(xiàn)在的200個(gè)以上，引腳數(shù)量的增加，意味著結(jié)構(gòu)靈活性的增加。 總體上，成本、體積、重量和功耗都有很大程度的下降。66DSP概述TI DSP處理器的發(fā)展 Texas Instruments，簡(jiǎn)稱，簡(jiǎn)稱TI，美國德克薩斯美國德克薩斯儀器公司儀器公司第一代DSP：TMS32010及其系列產(chǎn)品TMS32011、TMS32C10/C14/C15/

23、C16/C17等第二代DSP：TMS32020、TMS320C25/C26第三代DSP：TMS32C30/C31/C32第四代DSP：TMS32C40/C44第五代DSP：TMS32C50/C51/C52、 TMS32C62/64、TMS32C80/C8267TI DSP處理器TMS320C6000平臺(tái) (C62x, C64x)包含定點(diǎn)C62x和C64x以及浮點(diǎn)C67x至高性能，最近新推出的芯片速度高達(dá)1GHZ，適合寬帶網(wǎng)絡(luò)、圖像、影像、雷達(dá)等處理應(yīng)用TMS320C5000 平臺(tái) (C54x , C55x)包含代碼兼容的定點(diǎn)C54x和C55x其提供性能、外圍設(shè)備、小型封裝和電源效率的優(yōu)化組合，

24、適合對(duì)功耗有嚴(yán)格要求的地方TMS320C2000 平臺(tái) (C24x , C28x)包含16位C24xx和32位C28xx的定點(diǎn)DSP快速微控制器68DSP概述DSP處理器的未來趨勢(shì)1. 系統(tǒng)級(jí)集成DSP是潮流 2. 可編程DSP是主導(dǎo)產(chǎn)品 3. 定點(diǎn)DSP是主流 4. 追求更高的運(yùn)算速度5. 應(yīng)用廣泛、成本變低6. IP Core技術(shù)69DSP概述基于DSP處理器的嵌入式系統(tǒng)1. 接口簡(jiǎn)單、方便，但對(duì)外設(shè)支持不夠 2. 編程方便，容易實(shí)現(xiàn)復(fù)雜的算法3. 精度高，穩(wěn)定性好4. 集成方便70二、 如何選型DSP處理器71意義DSP選型決定嵌入式系統(tǒng)的功能 設(shè)計(jì)基于DSP的嵌入式應(yīng)用系統(tǒng)，選擇DSP

25、處理器是非常重要的一個(gè)環(huán)節(jié)。只有選定了DSP處理器才能進(jìn)一步設(shè)計(jì)外圍電路及系統(tǒng)的其它電路?？偟膩碚f，DSP處理器的選擇應(yīng)根據(jù)實(shí)際的應(yīng)用系統(tǒng)需要而確定。72選型因素一、DSP的算法格式定點(diǎn)還是浮點(diǎn)？浮點(diǎn)DSP在應(yīng)用中，設(shè)計(jì)工程師不用關(guān)心動(dòng)態(tài)范圍和精度一類的問題 。 浮點(diǎn)DSP比定點(diǎn)DSP更容易編程，但是成本和功耗高。 由于成本和功耗的原因，一般批量產(chǎn)品選用定點(diǎn)DSP。 如果要求易于開發(fā)，而且動(dòng)態(tài)范圍很寬、精度很高，可以考慮采用浮點(diǎn)DSP 。提問：什么是定點(diǎn)和浮點(diǎn)？73定點(diǎn)DSP與浮點(diǎn)DSP浮點(diǎn)格式用指數(shù)形式表示，其動(dòng)態(tài)范圍比用小數(shù)形式表示的定點(diǎn)格式要大得多，定點(diǎn)DSP中經(jīng)常要考慮的溢出問題，在浮

26、點(diǎn)DSP中基本上可以不考慮為了保證底數(shù)的精度，浮點(diǎn)DSP基本上作成32-bit的，其總線、寄存器、存儲(chǔ)器等的寬度也相應(yīng)是32-bit的浮點(diǎn)DSP的速度更快，尤其是作浮點(diǎn)運(yùn)算浮點(diǎn)DSP的價(jià)格高，開發(fā)難度反而簡(jiǎn)單74選型因素二、DSP的數(shù)據(jù)寬度 浮點(diǎn)DSP的字寬為32位 。 定點(diǎn)DSP的字寬一般為16位 。 字寬與DSP的外部尺寸、管腳數(shù)量以及需要的存儲(chǔ)器的大小等有很大的關(guān)系，所以字寬的長(zhǎng)短直接影響到器件的成本 。 指令字和數(shù)據(jù)字75選型因素三、DSP的運(yùn)算速度衡量指標(biāo)：指令周期。就是執(zhí)行一條指令所需要的時(shí)間，通常以ns為單位。 MAC時(shí)間。一次乘法加上一次加法的時(shí)間。 FFT執(zhí)行時(shí)間。運(yùn)行N點(diǎn)F

27、FT程序所需的時(shí)間。 MIPS。即每秒執(zhí)行百萬條指令。 MOPS。即每秒執(zhí)行百萬次操作。MFLOPS。即每秒執(zhí)行百萬次浮點(diǎn)操作。 BOPS。即每秒執(zhí)行十億次操作。 76選型因素四、DSP的開發(fā)簡(jiǎn)便性開發(fā)工具：軟件開發(fā)工具(包括匯編、鏈接、仿真、調(diào)試、編譯、代碼庫以及實(shí)時(shí)操作系統(tǒng)等部分)硬件工具(開發(fā)板和仿真機(jī))高級(jí)工具(例如基于框圖的代碼生成環(huán)境)使用高級(jí)語言編譯器的設(shè)計(jì)工程師會(huì)發(fā)現(xiàn)，浮點(diǎn)DSP編譯器的執(zhí)行效果比定點(diǎn)DSP好 77選型因素五、DSP的存儲(chǔ)器管理能力六、支持多處理器 七、電源管理和功耗 八、成本因素九、廠家售后服務(wù) 78三、 DSP的硬件結(jié)構(gòu)基礎(chǔ)79DSP的硬件結(jié)構(gòu) DSP的硬件

28、結(jié)構(gòu)，大體上與通用的微處理器相類似，由CPU、存儲(chǔ)器、存儲(chǔ)器、總線、外設(shè)、接口、時(shí)鐘、總線、外設(shè)、接口、時(shí)鐘等部分組成，但又有其鮮明的特點(diǎn)。80DSP的硬件結(jié)構(gòu)串口 存儲(chǔ)器接口DSP串口 主控并口復(fù)位 3.3伏 1.8伏電源監(jiān)視電源調(diào)整電源ADCDAC低通濾波器低通濾波器主控單元存儲(chǔ)器81DSP外設(shè)（外設(shè)（peripherals）1.時(shí)鐘發(fā)生器（晶體振蕩器、頻綜與PLL）2.定時(shí)器（Timer）3.軟件可編程等待狀態(tài)發(fā)生器4.通用I/O5.同步串口（SSP）與異步串口（ASP）6.JTAG掃描邏輯電路（IEEE 1149.1標(biāo)準(zhǔn)）：便于對(duì)DSP作片上的在線仿真和多DSP條件下的調(diào)試82DSP的

29、硬件特點(diǎn)一、哈佛體系結(jié)構(gòu)二、流水線作業(yè)技術(shù)三、獨(dú)立的硬件乘法器四、獨(dú)立的DMA總線和控制器五、專用的數(shù)據(jù)地址發(fā)生器六、特殊指令支持83哈佛體系結(jié)構(gòu)哈佛體系結(jié)構(gòu)指令寄存器控制器數(shù)據(jù)通道輸入輸出CPU程序存儲(chǔ)器指令0指令1指令2數(shù)據(jù)存儲(chǔ)器數(shù)據(jù)0數(shù)據(jù)1數(shù)據(jù)2地址指令地址數(shù)據(jù)84哈佛體系結(jié)構(gòu)的特點(diǎn)1、特點(diǎn)一：程序和數(shù)據(jù)存儲(chǔ)在不同的空間中程序存儲(chǔ)器和數(shù)據(jù)存儲(chǔ)器是兩個(gè)相互獨(dú)立的存儲(chǔ)器，每個(gè)存儲(chǔ)器獨(dú)立編址，獨(dú)立訪問。 2、特點(diǎn)二：程序總線和數(shù)據(jù)總線從而使數(shù)據(jù)的吞吐率提高了一倍。由于程序和存儲(chǔ)器在兩個(gè)分開的空間中，因此取指和執(zhí)行能完全重疊。3、特點(diǎn)三：流水線DSP芯片廣泛采用流水線以減少指令執(zhí)行的時(shí)間，從而增

30、強(qiáng)了處理器的處理能力。85什么是乘加運(yùn)算分析數(shù)字信號(hào)處理算法，有人統(tǒng)計(jì)，以下幾類運(yùn)算大約占各種處理算法的75： 卷積運(yùn)算： 相關(guān)運(yùn)算： 變換運(yùn)算： 級(jí)數(shù)運(yùn)算：niinxiany0)()()()()()(mnynxmRxynfjenyfY2)()(ixiaxF)()(提問：一般的處理器相當(dāng)費(fèi)時(shí)？86獨(dú)立的硬件乘法器在卷積、數(shù)字濾波、FFT、相關(guān)、矩陣運(yùn)算等算法中，都有 A（k）B（nk）一類的運(yùn)算，大量重復(fù)乘法和累加。乘加速度越快，DSP處理器的性能越高。由于具有專用的應(yīng)用乘加器，乘加可在一個(gè)指令周期內(nèi)完成。87獨(dú)立的硬件乘法器通用計(jì)算機(jī)的乘法用軟件實(shí)現(xiàn)，用若干個(gè)機(jī)器周期。DSP有硬件乘法器，用MAC指令（取數(shù)、乘法、累加）在單周期內(nèi)完成。88獨(dú)立的DMA總線和控制器DMA 直接內(nèi)存訪問處理器高速處理速度必須與高速的數(shù)據(jù)訪問和傳輸相配合。而且為不影響CPU及其相關(guān)總線的工作，DSP的DMA單獨(dú)設(shè)置了傳輸總線及其控制器，因此DMA可以獨(dú)立工作。（其