四位二進制加法計數(shù)器

1、 成 績 評 定 表學(xué)生姓名郭佳晨班級學(xué)號1203060120專 業(yè)通信工程課程設(shè)計題目四位二進制加計數(shù)器評語組長簽字：成績?nèi)掌?2014 年 7月 日課程設(shè)計任務(wù)書學(xué) 院信息科學(xué)與工程學(xué)院專 業(yè)通信工程學(xué)生姓名郭佳晨班級學(xué)號 1203060120課程設(shè)計題目四位二進制加計數(shù)器（缺0110,0111,1010,1011，）實踐教學(xué)要求與任務(wù):1、了解數(shù)字系統(tǒng)設(shè)計方法2、熟悉VHDL語言及其仿真環(huán)境、下載方法3、熟悉Multisim環(huán)境4、設(shè)計實現(xiàn)四位二進制加計數(shù)器（缺0110,0111,1010,1011）工作計劃與進度安排:第一周 熟悉Multisim環(huán)境及Quartus環(huán)境，練習(xí)數(shù)字系統(tǒng)設(shè)

2、計方法， 包括采用觸發(fā)器設(shè)計和超高速硬件描述語言設(shè)計，體會自上而 下、自下而上設(shè)計方法的優(yōu)缺點。第二周 在Quartus環(huán)境中用VHDL語言實現(xiàn)四位二進制加計數(shù)器（缺 0110,0111,1010,1011）顯示結(jié)果波形，并下載到目標(biāo)芯片上， 在實驗箱上 觀察輸出結(jié)果。在Multisim環(huán)境中仿真實現(xiàn)四位二 進制加計數(shù) 器（缺0110,0111,1010,1011），并通過虛擬器驗證其 正確性。 指導(dǎo)教師： 2014 年 7月 日專業(yè)負(fù)責(zé)人：2014 年 7月 日學(xué)院教學(xué)副院長：2014 年 7月 日 摘要Quartus II 是Altera公司的綜合性PLD/FPGA開發(fā)軟件，支持原理圖、V

3、HDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。 Multisim是Interactive Image Technologies (Electronics Workbench）公司推出的以Windows為基礎(chǔ)的仿真工具，適用于板級的模擬/數(shù)字電路板的設(shè)計工作。它包含了電路原理圖的圖形輸入、電路硬件描述語言輸入方式，具有豐富的仿真分析能力。Multisim為用戶提供了豐富的元器件，并以開放的形式管理元器件，使得用戶能夠自己添加所需要

4、的元器件。 本次數(shù)電課程設(shè)計使用Quartus II仿真環(huán)境以及VHDL下載和Multisim仿真環(huán)境來編譯實現(xiàn)四位二進制同步減法計數(shù)器。在Multisim中選用四個JK觸發(fā)器來實現(xiàn)四位二進制減法計數(shù)器。運用卡諾圖求解時序方程。邏輯電路圖中，四個小紅燈即為顯示器，從右到左顯示時序圖中的十二種狀態(tài)，其中，燈亮表示“1”，滅表示“0”，從而達到計數(shù)目的。 關(guān)鍵字：VHDL硬件描述語言、四位二進制加計數(shù)器、QUARTUS、Multisim、 目錄一.課程設(shè)計目的.1二.課設(shè)題目實現(xiàn)框圖.1三.實現(xiàn)過程.1（一）VHDL的編譯和仿真.11.建立工程.1 2.VHDL源程序4 3.編譯及仿真過程.6 4

5、.引腳鎖定及下載.9 5.仿真結(jié)果分析.11（二）電路設(shè)計.11 1求驅(qū)動方程.12 2.基于Multisim的設(shè)計電路圖.15 3.邏輯分析儀顯示的波形. 15 4.仿結(jié)果分析16四.設(shè)計體會 16五.參考文獻.17 1、 課程設(shè)計目的1.了解同步加計數(shù)器的工作原理和邏輯功能；2. 學(xué)會用VHDL語言對計數(shù)器進行編譯和仿真；3.掌握QuartusII的使用方法；4.掌握Multisim的使用方法。 二、課程設(shè)計實現(xiàn)框圖狀態(tài)圖 0000 0001 0010 0011 0100 0101 1111 1110 1101 1100 1001 1000 （缺少0110,0111,1010，1011）三

6、、實現(xiàn)過程（一)VHDL的編譯和仿真 1.建立工程創(chuàng)建一個工程，具體操作過程如下：（1）點擊File > New Project Wizard創(chuàng)建一個新工程，如圖1； 圖1（2）點擊Next，為工程選擇存儲目錄、工程名稱、頂層實體名等，并點擊Next，若目錄不存在，系統(tǒng)可能提示創(chuàng)建新目錄，如圖2所示，點擊“是”按鈕創(chuàng)建新目錄； 圖2（3）系統(tǒng)提示是否需要加入文件，在此不添加任何文件，如圖3； 圖3（4）點擊Next，進入設(shè)備選擇對話框，如圖4，這里選中實驗箱的核心芯片CYCLONE系列FPGA產(chǎn)品EP1C6Q240C8； 圖4（5）點擊Next，系統(tǒng)顯示如圖5，提示是否需要其他EDA工具

7、，這里不選任何其他工具； 圖5（6） 點擊Next后，系統(tǒng)提示創(chuàng)建工程的各屬性總結(jié)，若沒有錯誤，點擊Finish，工程創(chuàng)建向?qū)⑸梢粋€工程，在窗口左側(cè)顯示出設(shè)備型號和該工程的基本信息等。2.VHDL源程序library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity count16 isport(cp,r:in std_logic; q:out std_logic_vector(3 downto 0); end count16;architecture behavioral of count16

8、is signal count:std_logic_vector(3 downto 0); begin process(cp,r) begin if r='0' then count<="0000" elsif cp'event and cp='1' then if count="0101" then count<="1000" else count<=count+1; if count="1001" then count<="1100&qu

9、ot; else count<=count+1; end if; end if; end if; end process; q<=count;end behavioral ;3.編譯和仿真過程（1）點擊File->New創(chuàng)建一個設(shè)計文件，選擇設(shè)計文件的類型為VHDL File，如圖6； 圖6（2） 在編輯窗口中編輯程序，如圖7； 圖7（3）輸入程序后，存盤；（4） 點擊Processing->Start Compilation編譯該文件，系統(tǒng)將開始編譯，結(jié)束后，給出提示信息和編譯結(jié)果，如圖8所示： 圖8（5）建立時序仿真文件,選擇“Vector Waveform Fil

10、e”，如圖9； 圖9（6）出現(xiàn)的界面中，在Name空白處擊右鍵，InsertInsert Node or Bus，單擊，單擊，再單擊 OKOK，并對其進行仿真，如圖10所示； 圖10 （7）仿真結(jié)果如圖11： 圖11 （8）仿真后存盤。4.引腳的鎖定及下載 各引腳的鎖定如表1所示：信號名稱引腳cp28q3114q2115q1116q0117r58 表1引腳的鎖定和下載分別如圖12和圖13所示： 圖12 圖135. 仿真結(jié)果分析 結(jié)果分析：由仿真波形圖可以清晰的看出減法計數(shù)器的工作過程，由0000起依次遞加，最后加1111兩個狀態(tài)。當(dāng)復(fù)位鍵復(fù)位后，回到0000重新開始循環(huán)。2. Multism實

11、現(xiàn)過程1·求驅(qū)動方程相關(guān)結(jié)構(gòu)示意框圖和狀態(tài)轉(zhuǎn)換圖見上（二）所示步驟。選擇四個時鐘脈沖下降沿觸發(fā)的JK觸發(fā)器，因要使用同步電路，所以時鐘方程應(yīng)該為（1） 求狀態(tài)方程由所示狀態(tài)圖可直接畫出如圖2.1所示電路次態(tài)的卡諾圖，再分解開便可以得到如圖2.2所示各觸發(fā)器的卡諾圖。要的邏輯門外，沒有專門的運算電路；計算結(jié)果由電路中的各個觸發(fā)器記憶和表示；計數(shù)器計滿之后自動歸零，若再輸入CP脈沖又會從零開始計數(shù)，在CP脈沖作用下，它總是周而復(fù)始循環(huán)工作的。000111100000010010010000110101011000 XXXXXXXX1111011110000011111010011100X

12、XXXXXXX b.Q的卡諾圖： 000111100000000101XX1111011011XX c.的卡諾圖： 0001111000001001 10XX1111011001XXd.Q的卡諾圖:000111100001010100XX1101011000XXe.Q的卡諾圖：000111100010010110XX1110011010XX(2)狀態(tài)方程（3)驅(qū)動方程JK觸發(fā)器的特性方程將狀態(tài)方程與特性方程比較，可得驅(qū)動方程，如下： 2.基于Multisim的設(shè)計電路圖根據(jù)上面計算出的結(jié)果的不同J和K值選擇不同的元件進行電路的連接。電路圖 3.邏輯分析儀顯示的波形邏輯分析儀顯示的波形如圖15所

13、示：4.仿真結(jié)果分析結(jié)果分析：由圖15可以清楚地看到在一個周期內(nèi)，由小到大，依次完成了加計數(shù)器的功能。由于缺省了0110,0111,1010、1011這兩個狀態(tài)，波形仿真中狀態(tài)發(fā)生了跳變，即由0101跳變到1000，由1001跳到1100，完成一個周期計數(shù)后，下一周期繼續(xù) 從0000開始，不斷循環(huán)往復(fù)。四、設(shè)計體會在本次數(shù)字電路課程設(shè)計中，我受益匪淺。我原本對二進制加法計數(shù)器這一節(jié)學(xué)習(xí)不是很透徹，對于相關(guān)設(shè)計過程和分析方法并不大熟練。在同學(xué)和老師的講解下，最終還算順利完成。這對我以后學(xué)習(xí)相關(guān)的課程以及進行更高層次的數(shù)字電路設(shè)計都奠定了不錯的基礎(chǔ)。在設(shè)計過程中，出現(xiàn)了各種各樣的問題，有些是單一原

14、因引起的，有的是綜合原因引起的，這些都很考驗我的毅力與堅持。但是我掌握了研究這類問題的方法，即問題解決的過程就是要從問題所表現(xiàn)出來的情況出發(fā)，通過反復(fù)推敲，作出相應(yīng)判斷，逐步找出問題的癥結(jié)所在，從而一舉擊破。對于數(shù)字電路設(shè)計，尤其在使用Multism進行邏輯電路的連接與分析時，這種分析解決問題的能力就更為重要。要在復(fù)雜的電子器件和密密麻麻的連線中找出頭緒來，并不是一件很容易的事情。往往要從新再來一次，但是這樣的問題就出在計算上，尤其是在化簡卡諾圖時，務(wù)必小心謹(jǐn)慎，一個字符寫錯或者漏掉一些信息，相應(yīng)得出的驅(qū)動方程就會有天壤之別，自然邏輯電路就不能實現(xiàn)最初的設(shè)計功能。而且在連線的過程中一定要仔細(xì)的找準(zhǔn)位置，一旦出錯需要刪除某些線的時候一定要刪準(zhǔn)確。因此，我把這次課程設(shè)計看成一次綜合學(xué)習(xí)的機會。 在學(xué)習(xí)過數(shù)字電路技術(shù)基礎(chǔ)簡明教程之后，我已經(jīng)算是掌握了一定的數(shù)字電路設(shè)計的基礎(chǔ)以及相應(yīng)的分析方法、實踐能力以及自學(xué)能力。雖然遇到了不少問題，但是在向老師和同學(xué)請教的學(xué)習(xí)過程中，我又改正了不少錯誤的認(rèn)識，對數(shù)字電路的設(shè)計與分析方法的掌握也有了一定的提高，我相信這