計算機原理-多層次的存儲器

1、第三卡多足柴的落儲器3.1存儲器概述3.2SRA M存儲器3.3DRA M存儲器3.4只讀存儲器和閃速存儲器3.5并行存儲器3.6Cache存儲器3.7虛擬存儲器3.8奔騰系列機的虛存組織3.1存儲器概述3.1.1存儲器的分類3.1.2存儲器的分級3.1.3主存儲器的技術(shù)指標3.1.1存儲器的分類按存儲介質(zhì)分類：磁表面/半導體存儲器按存取方式分類：隨機/順序存?。ù艓В┌醋x寫功能分類：ROM, RAM RAM：雙極型/MOS ROM： MROM/PROM/EPROM/EEPROM按信息的可保存性分類：永久性和非永久性的按存儲器系統(tǒng)中的作用分類：主/輔/緩/控3.1.2存儲器的分級目前存儲器的特

2、點是：速度快的存儲器價格貴，容量??；價格低的存儲器速度慢，容量大。在計算機存儲器體系結(jié)構(gòu)設計時，我們希 望存儲器系統(tǒng)的性能高、價格低，那么在存儲 器系統(tǒng)設計時，應當在存儲器容量，速度和價 格方面的因素作折中考慮，建立了分層次的存 儲器體系結(jié)構(gòu)如下圖所示。3.1.2存儲器的分級高速緩沖存儲器簡稱cache,它 是計算機系統(tǒng)中的一個高速小 容量半導體存儲器。主存儲器簡稱主存，是計算機 系統(tǒng)的主要存儲器，用來存放 計算機運行期間的大量程序和 數(shù)據(jù)。外存儲器簡稱外存，它是大容 量輔助存儲器。53.13主存儲器的技術(shù)指標: 字存儲單元：存放一個機器字的存儲單元，相應的峯元 地址叫字地址。字節(jié)存儲單元：存

3、放一個字節(jié)的單元，相應的地址稱為 字節(jié)地址。存儲容量：指一個存儲器中可以容納的存儲單元總數(shù)。 存儲容量越大，能存儲的信息就越多。存取時間又稱存儲器訪問時間：指一次讀操作命令發(fā)出 到該操作完成，將數(shù)據(jù)讀出到數(shù)據(jù)總線上所經(jīng)歷的時間。 通常取寫操作時間等于讀操作時間，故稱為存儲器存取 時間。存儲周期：指連續(xù)啟動兩次讀操作所需間隔的最小時間。 通常，存儲周期略大于存取時間，其時間單位為ns。存儲器帶寬：單位時間里存儲器所存取的信息量，通常 以位/秒或字節(jié)/秒做度量單位。63.2 SRAM存儲器3.2.1基本的靜態(tài)存儲元陣列3.2.2基本的SRAM邏輯結(jié)構(gòu)3.2.3讀/寫周期波形圖3.2 SRAM存儲器

4、i主存(內(nèi)部存儲器)是半導體存儲器。根據(jù)信 息存儲的機理不同可以分為兩類：靜態(tài)讀寫存儲器(SRAM)：存取速度快動態(tài)讀寫存儲器(DRAM)：存儲容量不如SRAM大。93.2.1基本的靜態(tài)存儲元陣列1 存儲位元2、二組信號線地址線數(shù)據(jù)線行線列線控制線An A)地A址A27線A： As地址譯碼器選擇線0 -（行線）選券線存儲位元選擇線1選擇線2A A A55 -55 數(shù)扌石石石五II II II IIII II II II選擇線 64|5 5 5 5數(shù)和入 數(shù)據(jù)出控制線_空數(shù)據(jù)輸入/輸出緩沖與控制數(shù)據(jù)線 I/O。 I/O. I/O? I/O；113.2.2基本的SRAM邏輯結(jié)構(gòu) SRA M芯大多米

5、用雙譯碼方式，以便 組織更大的存儲容 量。采用了二級譯 碼：將地址分成x 向、y向兩部分如 圖所示。A A A A A AAA畝沖00 妗緩I IA* A., An Au Ap AhAm 二I-XF做is級沖器存儲陣列256frx|2S 列4ft8位 /智入 控制RAM32Q8A 3!爲%出賀據(jù)K CSWKOE(a)(b)wwIgIA 吩 b6IA bO I/O,133.2.2基本的SRAM邏輯結(jié)構(gòu)存儲體（256X128X8）通常把各個字的同一個字的同一位集成在一個芯 片（32KX1）中，32K位排成256X 128的矩陣。 8個片子就可以構(gòu)成32KBo地址譯碼器采用雙譯碼的方式（減少選擇線的

6、數(shù)目）o A0A7為行地址譯碼線15#A8-A14為列地址譯碼線#3.2.2基本的SRAM邏輯結(jié)構(gòu)讀與寫的互鎖邏輯控制信號中CS是片選信號，CS有效時（低電平），門G1、G2 均被打開。OE為讀出使能信號，OE有效時（低電平），門G2開啟， 當寫命令WE=1時（高電平），門 G1關閉，存儲器進行讀操作。寫操 作時，WE=O,門G1開啟，門G2 關閉。注意,HG1和G2是互鎖的， 一個開啟時另一個必定關閉，這樣 保證了讀時不寫，寫時不讀。173.2.3讀/寫周期波形圖讀周期讀出時間Taq讀周期時間Trc地址0EI/O數(shù)據(jù)（岀）（a）讀周期（磯高）有效地址寫周期寫周期時間Twc寫時間twd存取周期

7、讀周期時間Trc=寫時間twdWEI/O數(shù)據(jù)（入）I I* 有效數(shù)'據(jù)X"（b）寫周期（盹低）19例仁 圖3.5(a)是SRA的寫入時序圖。其中R/W是讀/ 寫命令控制線，當R/W線為低電平時，存儲器按給定 地址把數(shù)據(jù)線上的數(shù)據(jù)寫入存儲器。請指出圖3.5(a) 寫入時序中的錯誤，并畫出正確的寫入時序圖。地址乂X地址X丄X11111數(shù)據(jù)X數(shù)據(jù)X :Xcs "A廠CS11 :11:/R麗廠R/W11(a)錯誤時序(b)正確時序3.3 DRAM存儲器3.3.1 DRAM存儲位元的記憶原理3.3.2 DRAM芯片的邏輯結(jié)構(gòu)3.3.3讀/寫周期、刷新周期3.3.4存儲器容量的

8、擴充3.3.5高級的DRAM結(jié)構(gòu)3.3.6 DRAM主存讀/寫的正確性校驗3.3.1 DRA M存儲位元的記憶原理SRAM存儲器的存儲位元是一個觸發(fā)器， 它具有兩個穩(wěn)定的狀態(tài)。而DRAM存儲器的存 儲位元是由一個MOS晶體管和電容器組成的 記憶電路，如圖3.6所示。213.3.1 DRAM存儲位元的記憶原理:3.3.2 DRAM芯片的邏輯結(jié)構(gòu)圖3.7圖3.7(b)是該芯片的邏輯結(jié)構(gòu)圖。與SRAM不同的是：源腳、3個地線腳，為了對稱，還孝下面我們通過一個例子來看一下動態(tài)存儲器的邏輯結(jié)構(gòu)如圖。 ,其中有兩個電 個空腳(NC) o(1) 增加了行地址鎖存器和列地址鎖存器。由于DRAM存儲器 容量很大

9、，地址線寬度相應要增加，這勢必增加芯片地址線 的管腳數(shù)目。為壁危這種傅況，采取的辦法是分時傳送地址 碼。若地址總線寬陵為10儉，先廟送地址碼A0A9,宙行 選通信號RAS打入到行地址鎖存器；然后傳送地址碼A10 A19,由列選通信號CRS打入到列地址鎖存器。芯片內(nèi)部兩 部分合起來，地址線寬度達20位，存儲容量為1MX4位。增加了刷新計數(shù)器和相應的控制電路。DRAM讀出后必須刷 新，而未讀寫的存儲元也要定期刷新，而且耍按行刷新，所以 刷新計數(shù)器的長度等于行地址鎖存器。刷新操作與讀/寫操作是 交替進行的，所以通過2選1多路開關來提供刷新行地址或正常 讀/寫的行地址。25(a)管腳圖(b)邏輯結(jié)構(gòu)圖

10、#3.3.3讀/寫周期、刷新周期讀周期嘆冋刑 I地址X行jjS7"X列地址 XRAS/S寫周期地址X行話列地址XRAS/CASCASRIW數(shù)據(jù)Axrr有效數(shù)據(jù)-R!W數(shù)據(jù)0Nr有效數(shù)據(jù)一(a)讀周期(b)寫周期20仁讀/寫周期讀周期、寫周期的定義是從行選通信號RAST 降沿開始，到下一個RAS信號的下降沿為止的 時間，也就是連續(xù)兩個讀周期的時間間隔。通 常為控制方便，讀周期和寫周期時間相等。3.3.3讀/寫周期、刷新周期2、刷新周期刷新周期：DRAM存儲位元是基于電容器上的 電荷量存儲，這個電荷量隨著時間和溫度而減 少，因此必須定期地刷新，以保持它們原來記 憶的正確信息。刷新操作有兩

11、種刷新方式:集中式刷新:DRAM的所有行在每一個刷新周 期中都誡刷新。例如刷新周期為8ms的內(nèi)存來說，所有行的集中式刷新必須每隔8ms進行一次。 為此將8ms時間分為兩部分：前一段時間進行正常的讀/寫操作，后一段時間 （8ms至正常讀/寫周期時間）做為集中刷新操作時間。分散式刷新:每一行的刷新插入到正常的讀/ 寫周期之申。例如p72圖3.7所示的DRAM有1024行，如果刷新周期為8ms,則每一行必須每隔 8ms 一 1024=7.8usiS 行一次。293.3.4存儲器容量的擴充:1、字長位數(shù)擴展給定的芯片字長位數(shù)較短，不滿足設計要求的存 儲器字長，此時需要用多片給定芯片擴展字長位數(shù)。 三組

12、信號線中，地址線和控制線公用而數(shù)據(jù)線單獨分 開連接。d=設計要求的存儲器容量/選擇芯片存儲器容量例2利用1MX4位的SRAM芯片，設計一個存儲容量 為1 MX 8位的SRAM存儲器。解：所需芯片數(shù)量=(1 MX8)/(1 MX4)=2片 設計的存儲器字長為8位，存儲器容量不變。連接的 三組信號線與例相似，即地址線、控制線公用，數(shù) 據(jù)線分高4位、低4位，但數(shù)據(jù)線是雙向的，與SRAM芯片的I/O端相連接。見書上圖3.9所示。313.3.4存儲器容量的擴充:2、字存儲容量擴展給定的芯片存儲容量較?。ㄗ謹?shù)少），不滿足設計要求的總存 儲容量，此時需要用多片給定芯片來擴展字數(shù)。三組信號組中 給定芯片的地址

13、總線和數(shù)據(jù)總線公用，控制總線中R/W公用， 使能端EN不能公用，它由地址總線的高位段譯碼來決定片選信 號。所需芯片數(shù)仍由9=設計要求的存儲器容量/選擇芯片存儲 器容量）決定。例3利用1M X 8位的DRAM芯片設計2M X 8位的DRAM存儲解：所需芯片數(shù)d= （2MX8） / （1MX8） =2（片）設計的存儲器見書上圖3.10所示。字長位數(shù)不變，地址總線AoA9同時連接到2片DRAM的地址輸入端，地址總線最高位有 a20. a20,分別作為兩片DRAM的片選信號，兩個芯片不會同時 工作。3.3.4存儲器容量的擴充3、存儲器模塊條35#存儲器通常以插槽用模塊條形式供應市場。這種模塊 條常稱為

14、內(nèi)存條，它們是在一個條狀形的小印制電路 械上，用一定藪量的方諸器芯幾，組歳一個吞福容量 固定的存儲模塊。如圖所示。168腳等多種內(nèi)存條有30腳、72腳、100腳、144腳、 形式。 30腳內(nèi)存條設計成8位數(shù)據(jù)線，存儲容量從256KB32MB。 72腳內(nèi)存條設計成32位數(shù)據(jù)總線 100腳以上內(nèi)存條既用于32位數(shù)據(jù)總線又用于64位數(shù)據(jù)總線, 存儲容量從4MB512MBo3.3.5高級的DRAM結(jié)構(gòu)1、FPM DRAM：快速頁模式動態(tài)存儲器，它是根據(jù)程序的局部性原理 來實現(xiàn)的。讀周期和寫周期中，為了尋找一個確定的 存儲單元地址，首先由低電平的行選通信號RAS確定 行地址，然后由低電平的列選信號CAS

15、確定列地址。 下一次尋找操作，也是由RAS選定行地址，CAS選定 列地址，依此類推，如下圖所示。r廠RAS 地址一"列4址列廟址一列Q址-列缶址數(shù)據(jù)輸出Dotn<s>CAS3.3.5高級的DRAM結(jié)構(gòu): e2、CDRAMCDRAM稱為帶高速緩沖存儲器(cache)的動態(tài)存 儲器，它是在通常的DRAM芯片內(nèi)又集成了一個小容 量的SRAM,從而使DRAM芯片的性能得到顯著改進。 如圖所示出1MX4位CDRAM芯片的結(jié)構(gòu)框圖，其中SRA M 為 512X4 位。3.3.5高級的DRAM結(jié)構(gòu)3、SDRAMSDRA M稱為同步型動態(tài)存儲器。計算機系統(tǒng) 中的CPU使用的是系統(tǒng)時鐘，S

16、DRAM的操作 要求與系統(tǒng)時鐘相同步，在系統(tǒng)時鐘的控制下 從CPU獲得地址、數(shù)據(jù)和控制信息。換句話說, 它與CPU的數(shù)據(jù)交換同步于外部的系統(tǒng)時鐘信 號，并且以CPU/存儲器總線的最高速度運行， 而不需要插入簣待狀態(tài)。其原理和時序關系見 下一頁圖和動畫。39 列謙碼存儲體1 2W8位DRAM讀放列譯碼存儲休02MW位DRAM讀放行譯碼行譯碼TO(a) SDRAM內(nèi)部結(jié)構(gòu)T2T3T4T5時鐘 CLK讀寫 命令DQO DQIDQ2DQ3DQ4DQ5DQ6DQ7T6T7T8IIIIIIIIINOPNOP讀ANOPNOPNOP仆,輸出，卜輸出X、輸川嘆卜輸出）t數(shù)據(jù)線41（b）SDR/M讀操作時序（猝發(fā)

17、長度=4 龐延時二2）3.3.5高級的DRAM結(jié)構(gòu)i例4 CDRAM內(nèi)存條組成實例。一片CDRAM的容量為1MX4位，8片這樣 的芯片可組成1MX32位4MB的存儲模塊，其 組成如下圖所示。AyA*行地址11位A2ia+列地址9位亠 A ioA.BE 廠 BE)存儲地址（24位）塊（2位）塊內(nèi)字胞址（20位）字節(jié)允許1數(shù)拯總線（32位）433.3.6 DRAM主存讀/寫的正確性校驗DRAM通常用做主存儲器，其讀寫操作的正 確性與可靠性至關重要。為此除了正常的數(shù)據(jù)位 寬度，還增加了附加位，用于讀/寫操作正確性 校驗。增加的附加位也要同數(shù)據(jù)位一起寫入 DRAM中保存。其原理如圖所示。3.4只讀存儲

18、器和閃速存儲器3.4.1只讀存儲器ROMFLASH存儲器453.4.1只讀存儲器ROMROM叫做只讀存儲器。顧名思義，只讀的意思是 在它工作時只能讀出，不能寫入。然而其中存儲的原 始數(shù)據(jù)，必須在它工作以前寫入。只讀存儲器由于工 作可靠，保密性強，在計算機系統(tǒng)中得到廣泛的應用。 主要有兩類：掩模ROM：掩模ROM實際上是一個存儲內(nèi)容固定的ROM, 由生產(chǎn)廠家提供產(chǎn)品?？删幊蘎OM：用戶后寫入內(nèi)容，有些可以多次寫入。 一次性編程的PROM多次編程的EPRO M和E2PROMo1、掩模ROM(1)掩模ROM的陣列結(jié)構(gòu)和存儲元747數(shù)據(jù)輸出線3.4.1只讀存儲器ROM7#數(shù)據(jù)輸出線3.4.1只讀存儲器

19、ROM1 2 4 8I 地址輛入線行線1行線2行線()行線14行線157#數(shù)據(jù)輸出線3.4.1只讀存儲器ROM1、掩模ROM(2)掩模ROM的邏輯符號和內(nèi)部邏輯框圖493.4.1只讀存儲器ROM#3.4.1只讀存儲器ROM存儲陣列32行泊列x4位列譯科器和UO電路行譯碼器A A AAA * I* 行地址5 6?AAArjl列地址數(shù)據(jù)輸出線帽出緩沖器MU.Q=0-5=0-0爲一 eri選能片使地址輸入線掩棋ROM邏輯符號#3.4.1只讀存儲器ROM(a)浮制舍冊注人5JMOS1?結(jié)構(gòu)紫外光列線丁1丄#幾(C)光抹成全-rPG|2、可編程ROM EPRO M叫做光擦除 可編程可讀存儲器。 它的存儲

20、內(nèi)容可以 根據(jù)需要寫入，當 需要吏新時將原存 儲內(nèi)容抹去，再寫 入新的內(nèi)容。現(xiàn)以浮柵雪崩注入 型MOS管為存儲元 的EPROM為例進行 說明，結(jié)構(gòu)如右圖 所示。513.4.1只讀存儲器ROM3.4.1只讀存儲器ROM 2、可編程ROME2PRO M存儲元EEPROM,叫做電擦除可 編程只讀存儲器。其存儲 元是一個具有兩個柵極的 NMOS管，如圖但)和(b)所 示，G1是控制柵，它是一 個浮柵，無引出線；G2是抹去柵，它有引岀線。在 G1柵和漏極D之間有一小 面積的氧化層，其厚度極 薄，可產(chǎn)生隧道效應。如 圖(c)所示，當G2柵加20V 正脈沖P1時，通過隧道效 應，電子由襯底注入到G1 浮柵，

21、相當于存儲了 “代孵以篠黑將存儲器抹(a)結(jié)構(gòu)圖T<DO<D<DO 5(c)抹咸全-1"(b)邏輯符號0OO0G0(d)寫0時電路(e)讀出時電路線 迭 行363.4.2 FLASH存儲器:FLASH存儲器也翻譯成閃速存儲器，它是 高密度非失易失性的讀/寫存儲器。高密度意 味著它具有巨大比特數(shù)目的存儲容量。非易失 性意味著存放的數(shù)據(jù)在沒有電源的情況下可以 長期保存?？傊?，它既有RAM的優(yōu)點，又有 ROM的優(yōu)點，稱得上是存儲技術(shù)劃時代的進 展。55#3.4.2 FLASH存儲器 1、FLASH存儲元在EPROM存儲元基礎 上發(fā)展起來0勺，由此可 以看出創(chuàng)新與繼承的關

22、系。許多電子（赦電背）少許電子（不帝電荷）翔1如右圖所示為閃速存儲 器中的存儲元，由單個 MOS晶體管組成，除漏 極D和源極S外，還有一 個控制柵和浮空柵。342 FLASH存儲器2、FLASH存儲器的基本操作編程操作、讀取操作、擦除操作如圖(a)表示編程操作時存儲元寫0、寫1的情況。實際上編程時 只寫0,不寫1,因為存儲元擦除后原始狀態(tài)全為1。要寫0,就 是要在控制柵C上加正電壓。一旦存儲元被編程，存儲的數(shù)據(jù) 可保持100年之久而無需外電源。570 0 0oGOV(c)擦除操作(b)讀出操作+町控制冊O ov(a)編程操作控制柵浮空柵gl&l&gov0O#3.4.2 FLAS

23、H存儲器3、FLASH存儲器的陣列結(jié)構(gòu)FLASH存儲器的簡化陣列結(jié)構(gòu)如右轉(zhuǎn)酸囂端則產(chǎn)生一圖所示。在某一時間只有一條行選 擇線被激活。讀操作吋，假定某個 存儲元原存1,那么晶體管導通， 與它所在位線接通，有電流通過位 線，所經(jīng)過的負載上產(chǎn)生一個電壓 降。這個電壓降送到比較器的一個 輸入端，與另一端輸入的參照電壓 做比較，比較器輸出一個橋志為邏 給1的電平。如果某個存禧元原先 存0,那么晶體管不導通，位線上593.5并行存儲器3.5.1雙端口存儲器352多模塊交叉存儲器413.5并行存儲器由于CPU和主存儲器之間在速度上是不匹 配的，這種情況便成為限制高速計算機設計的 主要問題。為了提高CPU和主

24、存之間的數(shù)據(jù)傳 輸率，除了主存采用更高速的技術(shù)來縮短讀出 時間外，還可以采用并行技術(shù)的存儲器。#3.5.1雙端口存儲器仁雙端口存儲器的邏輯結(jié)構(gòu)雙端口存儲器由于同一個存儲器具有兩組相互 獨立的讀寫控制電路而得名。由于進行并行的獨立 操作，因而是一種高速工作的存儲器，在科研和工 程中非常有用。舉例說明，雙端口存儲器IDT7133 的邏輯框圖。如下頁圖。43#3.5.1雙端口存儲器R/CE,R毛OEa3TD-Jkz>(And 1CE«(心小(i/oe列I/O列I/O一列 -選擇列 選擇口t7-IW-nlICM.ftII I 丨(A io J”(I/O&15)R(I/OQBUS

25、Y,XT(Al0-Ao)L i >CE/OEf咂心R%A< n (A i(A%<更電咂曾R%(a7-aov1匚=> 行選擇Cva?a執(zhí) 行選擇=iBUSY?3.5J雙端口存儲器2、無沖突讀寫控制當兩個端口的地址不相同時，在兩個端口上進行讀寫操 作，一定不會發(fā)生沖突。當任一端口被選中驅(qū)動時，就可對 整個存儲器進行存取，每一個端口都有自己的片選控制(CE) 和輸出驅(qū)動控制(OE)。讀操作時，端口的OE(低電平有效)打 開輸出驅(qū)動器，由存儲矩陣讀出的數(shù)據(jù)就出現(xiàn)在I/O線上。3、有沖突讀寫控制當兩個端口同時存取存儲器同一存儲單元時，便發(fā)生讀 寫沖突。為解決此問題，特設置了BUS

26、Y標志。在這種情況 下，片上的判斷邏輯可以決定對哪個端口優(yōu)先進行讀寫操作, 而對另一個被延遲的端口置BUSY標志(BUSY變?yōu)榈碗娖?， 艮諸時關閉在端口。3.5.1雙端口存儲器:有沖突讀寫控制判斷方法(1) 如果地址匹配且在CE之前有效，片上的控制邏輯 在CEL和CER之間進行判斷來選擇端口 (CE判斷)。(2) 如果CE在地址匹配之前變低，片上的控制邏輯在 左、右地址間進行判斷來選擇端口 (地址有效判斷)。無論采用哪種判斷方式，延遲端口的BUSY標 志都將置位而關閉此端口，而當允許存取的端口完 成操作時，延遲端口BUSY標志才進行復位而打開 此端口。351雙端口存儲器47#(b)用暢斷的沖

27、突周期時序波形(蒂I先有效)# 3.5并行存儲器1、存儲器的模塊化組織一個由若干個模塊組成的主存儲器是線性編址的。這些地址在 各模塊中如何安排，有兩種方式：一種是順序方式，一種是交 叉方式432 1 0114321 0內(nèi)存地址模塊字1內(nèi)存地址字模塊M “£h'MoMf0816241 1012319172511146721018261118910113111927111121314154122028111617181951321291112021222361422301112425262771523311 1128293031<數(shù)據(jù)總線: <數(shù)據(jù)總線49(a)順序方

28、式(b)交叉方式3.5.2多模塊交叉存儲器1、順序方式例M0-M3共四個模塊，則每個模塊8個字順序方式：M0： 07Ml： 8-15M2： 16-23M3： 24-31 5位地址組織如下：X X XXX高位選模塊，低位選塊內(nèi)地址特點：某個模塊進行存取時，其他模塊不工作，優(yōu)點是 某一模塊出現(xiàn)故障時，其他模塊可以照常工作，通過增 添模塊來擴充存儲器容量比較方便。缺點是各模塊串行 工作，存儲器的帶寬受到了限制。513.5.2多模塊交叉存儲器例1M0-M3共四個模塊，則每個模塊8個字交叉方式： M0： 0, 4,.除以4余數(shù)為0 Ml： 1, 5,.除以4余數(shù)為1 M2： 2, 6,.除以4余數(shù)為2

29、M3： 3, 7,.除以4余數(shù)為3 5位地址組織如下：XXX X X高位選塊內(nèi)地址，低位選模塊特點：連續(xù)地址分布在相鄰的不同模塊內(nèi)，同一個模 塊內(nèi)的地址都是不連續(xù)的。優(yōu)點是對連續(xù)字的成塊傳 送可實現(xiàn)多模塊流水式并行存取，大大提高存儲器的 帶寬。使用場合為成批數(shù)據(jù)讀取。352多模塊交叉存儲器2、多模塊交叉存儲器的基本結(jié)構(gòu) 右圖為四模塊交叉存儲器結(jié) 構(gòu)框圖。主存被分成4個相互獨 立、容量相同的模塊MO，M1, M2, M3,每個模塊都有自己的 讀寫控制電路、地址寄存器和數(shù) 據(jù)寄存器，各自以等同的方式與 CPU傳送信息。在理想情況下， 如果程序段或數(shù)據(jù)塊都是連續(xù)地 在主存申存取，那么將大大提咼 主存

30、的訪問速度。3.5.2多模塊交叉存儲器通常在一個存儲器周期內(nèi)，n個存儲體必須分時啟動,則各個存儲體的啟動間隔為 度)(n為交叉存取51整個存儲器的存取速度有望提高n倍字模塊 例5設存儲器容量為32字，字長64位，模塊數(shù)m=4,分別用順序方式 和交叉方式進行組織。存儲周期T=200ns,數(shù)據(jù)總線寬度為64位，總 線傳送周期=50nso若連續(xù)讀出4個字，問順序存儲器和交叉存儲器 的帶寬各是多少？= T + (x-l)r =+ "二 1)nw4 MeW也MiM,WMlt時間解：順序存儲器和交叉存儲器連續(xù)讀岀m=4個字的信息 總量都是：q=64bX4=256b順序存儲器和交叉存儲器連續(xù)讀出4

31、個字所需的時間分 別是：t2=mT=4 X 200ns=800ns=8 X107s t1=T+(m-1 )=200ns+350ns=350ns=35 X 107s 順序存儲器和交叉存儲器的帶寬分別是：W2=q/t2=256b * (8 X 1 Q-7)s=320Mb/sW1=q/t1=256b * (35 X 1 Q-7)s=730Mb/s533.5.2多模塊交叉存儲器3、二模塊交叉存儲器舉例553.5.2多模塊交叉存儲器3、二模塊交叉存儲器舉例數(shù)據(jù)總線>C字0 >C字1 >C字2 >C字3 >C573.6 cache存儲器3.6.1 cache基本原理3.6.2

32、主存與cache的地址映射 363替換策略 364 cache的寫操作策略 3-6-5Pentium4 的cache 組織366使用多級cache減少缺失損失3.6.1 cache基本原理1 > cache的功能解決CPU和主存之間的速度不匹配問題 一般采用高速的SRAM構(gòu)成。 CPU和主存之間的速度差別很大采用兩級或多級Cache系統(tǒng)早期的一級Cache在CPU內(nèi)，二級在主板上現(xiàn)在的CPU內(nèi)帶L1 Cache和L2 Cache全由硬件調(diào)度，對用戶透明3.6.1 cache基本原理CPU與存儲器系統(tǒng)的關系圏3箝CP小百縮雅竜統(tǒng)的關叢M3現(xiàn)在的Scho分丿i pjCache和 片列Gich

33、d片內(nèi)Gic：he速度 己淒近Cl L3.6.1 cache基本原理2、cache基本原理633.6.1 cache基本原理:3、Cache的命中率從CPU來看，增加一個cache的目的， 就是在性能上使主存的平均讀出時間盡可能 接近cache的讀出時間。為了達到這個目的， 在所有的存儲器訪問中由cache滿足CPU需要 的部分應占很高的比例，BPcache的命中率應 接近于1。由于程序訪問的局部性，實現(xiàn)這個 目標是可能的。653.6.1 cache基本原理3、cache命中率公式#WNmJ =也 +(1-命中率Cache/主存系統(tǒng)的 平均訪問時間訪問效率Cache與內(nèi)存的速 度比r + (1

34、 r)h#例6 CPU執(zhí)行一段程序時，cache完成存取的次數(shù)為1900次，主存完成存取的次數(shù)為100次，已知cache存取周期為50ns,主存存取周期為250ns,求cache/主存系統(tǒng)的效率和平均訪問時間。解： h=Nc/ (Nc+Nm) =1900/(1900+100)=0.95 r=tm/tc=250ns/50ns=5 e=1/(r+(1-r)h)=1/(5+(1-5)X0.95=83.3%ta=tc/e=50ns/0.833=60ns673.6.2主存與cache的地址映射:無論選擇那種映射方式，都要把主存和cache 劃分為同樣大小的“塊”。選擇哪種映射方式，要考慮：硬件是否容易實

35、現(xiàn)地址變換的速度是否快主存空間的利用率是否高主存裝入一塊時，發(fā)生沖突的概率以下我們介紹三種映射方法1、全相聯(lián)的映射方式（1）將地址分為兩部分（塊號和字），在內(nèi)存 塊寫入Cache時，同時寫入塊號標記；（2）CPU給岀訪問地址后，也將地址分為兩部 分（塊號和字），比較電路塊號與Cache表 中的標記進行比較，相同表示命中，訪問相應 單元；如果沒有命中訪問內(nèi)存，CPU直接訪 問內(nèi)存，并將被訪問內(nèi)存的相對應塊寫入Cacheo69何行（塊）的了數(shù)和同塊號B.B,B/3.6.2主存與cache的地址映射1、全相聯(lián)的映射方式轉(zhuǎn)換公式主存地址長度=（S+W）位尋址單元數(shù)=2W個字或字節(jié)摂大小=行大小=2個季

36、或字節(jié)主存的塊數(shù)=2s標記大小=$位cache的行數(shù)=不由地址格式確定673.6.2主存與cache的地址映射：:1、全相聯(lián)的映射方式 特點：優(yōu)點：沖突概率小，Cache的利用高。缺點：比較器難實現(xiàn)，需要一個訪問速度很快代價 高的相聯(lián)存儲器應用場合：適用于小容量的Cache2、直接映射方式° '映射方法（一對多）女口： i= j mod m主存第j塊內(nèi)容拷貝到Cache的i行 一般I和m都是2"級例cache容量16字，主存容量256字，則地址2, 18, 34.242等都存放在cache的地址2內(nèi), 如果第一次2在cache中，下次訪問34內(nèi)容， 則不管cache

37、其他位置的內(nèi)容訪問情況，都會 引起2塊內(nèi)容的替換692、直接映 射方式2、基本原理鱸算號選擇把行標記與CPU訪問地址 進行比較，相 冋表示命中， 訪問Cache；如果沒有命中, 訪問內(nèi)存， 并將相應塊寫B(tài) B B Bd I - R B B B BB B B(b)豈接I映射cache的檢歡過程B,ACache3.6.2主存與cache的地址映射2、直接映射方式轉(zhuǎn)換公式主存地址長度=(s+w)位尋址單元數(shù)= 2S+W個字或字節(jié) 塊大小=行大小=2W個字或字節(jié) 主存的塊數(shù)=2Scache的行數(shù)=m=2標記大小=(sr)位3.6.2主存與cache的地址映射2、直接映射方式特點優(yōu)點：比較電路少m倍線路

38、，所以硬件實現(xiàn)簡單，Cache地址為主 存地址的低幾位，不需變換。缺點：沖突概率高（抖動）應用場合適合大容量Cache71362主存與cache的地址映射:3、組相聯(lián)映射方式前兩者的組合 Cache分組，組間采用直接映射方式，組內(nèi)采用 全相聯(lián)的映射方式 Cache分組U,組內(nèi)容量V映射方法（一對多） q= j mod u主存第j塊內(nèi)容拷貝到Cache的q組中的某行地址變換設主存地址x,看是不是在cache中，先=x mod u, 則在y組中一次查找3、組相聯(lián)映射方式分析：比全相聯(lián)容易實現(xiàn)，沖突低 v=l,則為直接相聯(lián)映射方式 u=l,則為全相聯(lián)映射方式 v的取值一般比較小，一般是2的幕，稱之為

39、v路組相聯(lián)cache.73 o I ZM , 5 6 月 B BBBBBBB*> I 3 -.IJ .'.; B B B B未命中l(wèi)ag組號字B75(b)俎相聯(lián)CMhc的檢索過程3.6.2主存與cache的地址映射3、組相聯(lián)映射方式轉(zhuǎn)換公式主存地址長度=(s+w)位尋址單元數(shù)=2S+W個字或字節(jié)塊大小=行大小=2W個字或字節(jié)主存的塊數(shù)=2$每組的行數(shù)=k每組的v=2dcache的行數(shù)=kv標記大小=(sd)位3.6.2主存與cache的地址映射標記s-r仃洌7酸確方対內(nèi)秋址色式如下所元子W8世14 ft2應若主就址用十戰(zhàn)制表示為BBBBBB備定十六進制格式表示直接映射方礙咄e的祐

40、記、 t字的（L解 (EBBBBB)(101110111011 W1110111011；|254=(10111011)2= (BB),16行 r=(101110111C1110)2=(2EEEi -1C字 w=(11|2=(3)1679362主存與cache的地址映射i例& 一個組相聯(lián)cache由64個行組成，每組4行。主存包含 4K個埃，每換128字。請表示內(nèi)呑地址的箱我。解：玫大小=行大小=2個字= 128 = 27/. w=7每組的行敦k=4cache的行數(shù)= kv=KX2d=4X2d = 64二 d=4組數(shù) v=2d = 24=16主存的塊數(shù)2s=4K=22X210 = 22s

41、 = 12標迫大小(s-d)位= 12-4 = 8位主存地址X度(s+w)位=12+7 = 19位主薦專址華元數(shù)2S+W=219故k=4各組相聯(lián)的內(nèi)存地址格式如下所示：標記sd組號d字號w773.6.3替換策略 LFU （最不經(jīng)常使用）：被訪問的行計數(shù)器增加1, 換值小的行，不能反映近期cache的訪問情況，隨機替換：隨機替換策略實際上是不要什么算法，從II特定的行位置中隨機地選取一行換出即可。這種策略 LRU （近期最少使用）：被訪問的行計數(shù)器置0,其 他的計數(shù)器增加1,換值大的行，符合cache的工作原 理在硬件上容易實現(xiàn)，且速度也比前兩種策略快。缺點 是隨意換出的數(shù)據(jù)很可能馬上又要使用，

42、從而降低命 中率和cache工作效率。但這個不足隨著cache容量 增大而減小。隨機替換策略的功效只是稍遜于前兩種 攵朿略。3.6.4寫操作策略由于cache的內(nèi)容只是主存部分內(nèi)容的拷貝，它 應當與主存內(nèi)容保持一致。而CPU對cache的寫 入更改了cache的內(nèi)容。如何與主存內(nèi)容保持一 致，可選用如下三種寫操作策略。寫回法：換出時，對行的修改位進行判斷，決定是寫回 還是舍掉。全寫法：寫命中時，Cache與內(nèi)存一起寫寫一次法：與寫回法一致，但是第一次Cache命中時采 用全寫法。3.6.5 Pentium 4的Cache組織主要包括四個部分：取指/譯碼單元：順序從L2cache中取程序指令，將

43、它們譯成一系 列的微指令，并存入L1指令cache中。彩序普籍焉薯事普整荼香攣盍0?曇黑2黑輪肆熔蠟翟機萼執(zhí)執(zhí)行單元：它執(zhí)行微指令，從L1數(shù)據(jù)cache中取所需數(shù)據(jù)，并在寄存器組中暫存運算結(jié)果存儲器子系統(tǒng)：這部分包括L2cache> L3cache和系統(tǒng)總線。當L1、 L2cache耒命審時，使用索統(tǒng)總線訪問主存。系統(tǒng)總殘還甬于訪問 I/O資源。不同于所有先前Pentium模式和大多數(shù)處理器所采用的結(jié)構(gòu)， Pentium 4的指令cache位于扌旨令譯碼邏輯和執(zhí)行咅k件之間。其設 計理念是：Pentium 4將機器指令譯成由微指令組成的簡單RISC類 指令，而使用簡單定長的微指令可允許采

44、用超標量流水線和調(diào)度 技術(shù)，從而增強機器的性能。813-6-5 Pentium 的Cache組織基本原理見下圖系統(tǒng)總線256位3.6.6使用多級cache減少缺失損失為進一步縮小現(xiàn)代CPU和DRAM訪問速度的差距，CPU支持 附加一級的cacheo二級cache在訪問主cache缺失時被訪問，各 級cache都不包含所訪問數(shù)據(jù)時，需要訪問主存儲器。例10現(xiàn)有一處理器，基本CPI為1.0,所有訪問在第一級cache 中命中，時鐘頻率5GHz。假定訪問一次主存儲器的時間為100ns, 其中包括所有缺失處理。設平均每條指令在第一級cache中產(chǎn)生的 缺失率為2%。若增加一個二級cache,命中或缺失

45、的訪問時間都 為5ns,且容量大到可使必須訪問主存的缺失率降為0.5%,問處理 器速度提高多少。解得只有一級cache的CPU：總的CPI = 11.0 有二級cache的CPU：總的CPI=40 后者是前者CPU性能的:11.04.0 = 2.8倍3.7虛擬存儲器3.7.1虛擬存儲器的基本概念3.7.2頁式虛擬存儲器373段式虛擬存儲器和段頁式虛擬存儲器3.7.4虛存的替換算法833.7.1虛擬存儲器的基本概念1 實地址與虛地址:用戶編制程序時使用的地址 稱為虛地址或邏輯地址，其對應的存儲空間稱 為虛存空間或邏輯地址空間；而計算機物理內(nèi) 存的訪問地址則稱為實地地或物理地址，其對 應的存儲空間

46、稱為物理存儲空間或主存空間。 程序進行虛地址到實地址轉(zhuǎn)換的過程稱為程序 的再定位。#3.7J虛擬存儲器的基本概念2、虛存的訪問過程虛存空間的用戶程序按照虛地址編程并存放在輔存中。程序 運行時，由地址變換機構(gòu)依據(jù)當時分配給該程序的實地址空間 把程序的一部分調(diào)入實存。每次訪存時，首先判斷該虛地址所 對應的部分是否在實存中：如果是，則進行地址轉(zhuǎn)換并用實地 址訪問主存；否則，按照某種算法將輔存中的部分程序調(diào)度進 內(nèi)存，再按同樣的方法訪問主存。由此可見，每個程序的虛地 址空間可以遠大于實地址空間，也可以遠小于實地址空間。前 一種情況以提高存儲容量為目的，后一種情況則以地址變換為 目的。后者通常出現(xiàn)在多用

47、戶或多任務系統(tǒng)中：實存空間較大 ,而單個任務并不需要很大的地址空間，較小的虛存空間則可 以縮短指令中地址字段的長度。853.7.1虛擬存儲器的基本概念3、cache與虛存的異同從虛存的概念可以看岀，主存輔存的訪問機制與 cache主存的訪問機制是類似的。這是由cache 存儲器、主存和輔存構(gòu)成的三級存儲體系中的兩 個層次。 cache和主存之間以及主存和輔存之間分別有輔助 硬件和輔助軟硬件負責地址變換與管理，以便各 級存儲器能夠組成有機的三級存儲體系。cache和 主存構(gòu)成了系統(tǒng)的內(nèi)存，而主存和輔存依靠輔助 軟硬件的支持構(gòu)成了虛擬存儲器。873.7.1虛擬存儲器的基本概念|=在三級存儲體系中，

48、cache主存和主存輔存這兩個存儲層次有許多相同點;(1) 出發(fā)點相同二者都是為了提高存儲系統(tǒng)的性能價格比而構(gòu)造的分層存儲體系，都力圖使存儲系統(tǒng)的性能接近高速存儲器，而價格和容量接近低速存儲器。(2) 原理相同都是利用了程序運行時的局部性原理把最近常用的信息塊從相對慢速而大容量的存儲器調(diào)入相對高速而小容量的存儲器。但cache主存和主存輔存這兩個存儲層次也有許多不同之處：側(cè)重點不同cache主要解決主存與CPU的速度差異問題；而就性能價格比的提高而言，虛存 主要是解決存儲容量問題，另外還包括存儲管理、主存分配和存儲保護等方面。(4) 數(shù)據(jù)通路不同CPU與cache和主存之間均有直接訪問通路，c

49、ache不命中時可直接訪問主存 :而虛存所依賴的輔存與CPU之間不存在直接的數(shù)據(jù)通路，當主存不命中時只能通過調(diào)頁 解決，CPU最終還是要訪問主存。(5) 透明性不同cache的管理完全由硬件完成，對系統(tǒng)程序員和應用程序員均透明；而虛存管理 由軟件(操作系統(tǒng))和硬件共同完成，由于軟件的介入，虛存對實現(xiàn)存儲管理的系統(tǒng)程序 員不透明，而只對應用程序員透明(段式和段頁式管理對應用程序員“半透明”)。未命中時的損失不同由于主存的存取時間是cache的存取時間的510倍，而主存的存取速 度通常比輔存的存取速度快上千倍，故主存未命中時系統(tǒng)的性能損失要遠大于cache未命中 時的損失。893.7.1虛擬存儲器的基本概念4、虛存機制要解決的關鍵問題(1) 調(diào)度