vhdl課程設計電子鐘鬧鈴

1、Vhdl課程設計電子鐘鬧鈴Newly compiled on November 23, 2020數(shù) 宇 鐘 的 設 計一、系統(tǒng)功能概述（一）、系統(tǒng)實現(xiàn)的功能：1、具有“時°、“分”、“秒”的十進制數(shù)字顯示（小時從00-23）。2、具有手動校時、校分、校秒的功能。3、有定時和鬧鐘功能，能夠在設定的時間發(fā)出鬧鈴聲。4、能進行整點報時。從59分50秒起，每隔2秒發(fā)一次低音“嘟"的信號，連續(xù)5次，最后一次為高音“嘀*的信號。（二）、各項設計指標：1、顯示部分采用的6個LED顯示器，從高位至低位分別顯示時、分、秒。2、有一個設置調鬧鐘定時時間、正常時間的按鈕，選擇調的對象。3、有三個

2、按鈕分別調時、分、秒的時間。4、有一個按鈕用作開啟/關閉鬧鈴。5、另外需要兩個時鐘信號來給系統(tǒng)提供脈沖信號，使時鐘和鬧鐘正常工作，分別 為1Hz、1kHz的脈沖。二、系統(tǒng)組成以及系統(tǒng)各部分的設計1、系統(tǒng)結構描述0輸出PIO39-PIO3665-61小時的高位輸出hourj3.0輸出PIO35-60-小時的低位輸出PIO325&54min_h30輸出PIO31-PIO2853-50分鐘的高位輸出min30輸出PIO27-PIO2449-47.39分鐘的低位輸出sec_h30輸出PIO23-PIO2038-35秒的高位輸出sec_l30輸出PIO19- PIO1630-27秒的低位輸出三、

3、課程設計過程中遇到的問題以及解決方法主要是在“調整時間"和“調整定時”的上面遇到非常大的困難n與開始想象的不一 樣，一個進程中不能加入時鐘信號，沒能夠將按鍵脈沖直接與時鐘脈沖進行累加。同 時，在對VHDL的語法的熟悉上也花費了大量的時間。最后的解決方法是，通過另一個進程，先將這兩個信號進行處理后，分別產(chǎn)生 aclk和tclk分別為定時調整部分、和時間調整部分提供時鐘信號。調整按鍵的脈沖信號 和正常的時鐘信號不是按照簡單的或運算來處理的。1）、如果要調整時間：1、當時鐘信號是高電平，按鍵信號也是高電平時，則給tclk賦值0。2、當時鐘信號是高電平，按鍵信號是低電平時，則給tclk賦值1

4、。3、當時鐘信號是低電平，按鍵信號是高電平時，則給tclk賦值1。4、當時鐘信號是低電平，按鍵信號是低電平是，則給tclk賦值0。這樣無論按鍵脈沖是在高電平還是低電平，或者是在高低電平兩種狀態(tài)下出現(xiàn), 其最終結果都是會多產(chǎn)生一個脈沖信號，導致計數(shù)值變化，達到修改時間的目的。 期間,aclk始終不變。2）、如果要調整定時：1、時鐘輸入信號賦值給tclk 2、按鍵輸入信號賦值給aclk這樣，當按鍵脈沖結束時，定時調整信號會出現(xiàn)一個脈沖。而時鐘信號不受影響。另外，在鬧鈴產(chǎn)生上也遇到了一些小問題，最后，通過在產(chǎn)生周期較長的信號，切 換輸出值的內容“嘟”還有“嘀”，最后的效果就是“嘟”、“嘀”聲音交替發(fā)出。在仿真時，大多數(shù)模塊會出現(xiàn)毛刺，會導致最后的總仿真結果不是很樂觀，