09期末試卷答案

1、年級：_ 專業(yè)：_ 班級：_ 學(xué)號：_ 姓名：_.裝.訂.線誠信應(yīng)考 考出水平 考出風(fēng)格浙江大學(xué)城市學(xué)院2008 2009學(xué)年第 二 學(xué)期期末考試試卷 計(jì)算機(jī)組成 開課單位： 計(jì)算分院 ；考試形式：閉卷；考試時間：2009_年_6_月_22日；所需時間： 120 分鐘題序一二三四總 分得分評卷人得分一選擇題 (本大題共_25_題，每題_1_分，共_25_分。)c 1 單級中斷系統(tǒng)中，cpu一旦響應(yīng)中斷，立即關(guān)閉_標(biāo)志，以防止本次中斷服務(wù)結(jié)束前同級的其他中斷源產(chǎn)生另一次中斷而被干擾。a 中斷允許 b中斷請求 c 中斷屏蔽 d dma請求a 2 交叉存儲器實(shí)質(zhì)上是一種多模塊存儲器，它用_方式執(zhí)行多

2、個獨(dú)立的讀寫操作。a流水b 資源重復(fù)c 順序d 資源共享a 3 中斷處理過程中，_ 項(xiàng)是由硬件完成。a 關(guān)中斷b 開中斷c 保存cpu現(xiàn)場d 恢復(fù)cpu現(xiàn)場b 4 為了便于實(shí)現(xiàn)多級中斷，保存現(xiàn)場信息最有效的辦法是采用_。a 通用寄存器 b堆棧 c 存儲器 d 外存d 5 雙端口存儲器所以能進(jìn)行高速讀/寫操作，是因?yàn)椴捎胈。 a 高速芯片 b 新型器件 c 流水技術(shù) d 兩套相互獨(dú)立的讀寫電路c 6 單地址指令中為了完成兩個數(shù)的算術(shù)運(yùn)算，除地址碼指明的一個操作數(shù)以外，另一個數(shù)常需采用_。a 堆棧尋址方式 b 立即尋址方式 c 隱含尋址方式 d 間接尋址方式b 7 微程序控制器中，機(jī)器指令與微指令

3、的關(guān)系是_。a 每一條機(jī)器指令由一條微指令來執(zhí)行b 每一條機(jī)器指令由一段用微指令編成的微程序來解釋執(zhí)行c 一段機(jī)器指令組成的程序可由一條微指令來執(zhí)行d 一條微指令由若干條機(jī)器指令組成a 8 某寄存器中的內(nèi)容為指令碼，只有cpu的_才能識別它。a 指令譯碼器 b 判斷程序 c 微指令 d 時序信號c 9 采用dma方式傳送數(shù)據(jù)時，每傳送一個數(shù)據(jù)，就要占用一個_ 的時間。a 指令周期 b 機(jī)器周期 c 存儲周期 d 總線周期a 10 cpu響應(yīng)中斷請求的條件之一是_。a 一條指令執(zhí)行結(jié)束 b 一次 i/o 操作結(jié)束c 機(jī)器內(nèi)部發(fā)生故障 d 一次dma 操作結(jié)束b 11 直接映射cache的主要優(yōu)點(diǎn)

4、是實(shí)現(xiàn)簡單。這種方式的主要缺點(diǎn)是_。a 它比其他cache映射方式價格更貴b 如果使用中的2個或多個塊映射到cache同一行，命中率則下降c 它的存取時間大于其它c(diǎn)ache映射方式d cache中的塊數(shù)隨著主存容量增大而線性增加c 12 cpu中指示下一條指令地址的寄存器是_。a 地址寄存器 b 指令計(jì)數(shù)器 c 程序計(jì)數(shù)器 d 指令寄存器a 13 從信息流的傳輸速度來看，_系統(tǒng)工作效率最低。a 單總線 b 雙總線 c 三總線 d 多總線c 14 以下四種類型指令中，執(zhí)行時間最長的是_。a. rr型指令 b. rs型指令 c. ss型指令 d. 程序控制指令c 15 用于對保存在某個寄存器中的操

5、作數(shù)進(jìn)行操作的尋址方式是_。a 直接 b 間接 c 寄存器直接 d 寄存器間接d 16算術(shù)運(yùn)算指令的功能是_。a 進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算 b 進(jìn)行主存與cpu之間的數(shù)據(jù)傳送c 進(jìn)行cpu和i/o設(shè)備之間的數(shù)據(jù)傳送 d 進(jìn)行算術(shù)運(yùn)算c 17 指令周期是指_。a cpu從主存取出一條指令的時間b cpu執(zhí)行一條指令的時間c cpu從主存取出一條指令加上執(zhí)行一條指令的時間 d 時鐘周期時間b 18. 浮點(diǎn)加減法運(yùn)算中，尾數(shù)結(jié)果為01.*或10.*時，需進(jìn)行_處理。a 左規(guī)b 右規(guī) c 舍去第一符號位d舍去第二符號位b 19指令系統(tǒng)采用不同尋址方式的目的是_。a 實(shí)現(xiàn)存貯程序和程序控制；b 縮短指令長

6、度，擴(kuò)大尋址空間，提高編程靈活性；。c 可直接訪問外存；d 提供擴(kuò)展操作碼的可能并降低指令譯碼的難度；a 20. 某數(shù)進(jìn)行_運(yùn)算,就是按位取反。a 邏輯非 b 邏輯或 c 邏輯與 d邏輯異b 21 在機(jī)器數(shù)_中，零的表示形式是唯一的。a 原碼 b 補(bǔ)碼 c 混合碼 d 反碼a 22 主存貯器和cpu之間增加cache的目的是_。a 解決cpu和主存之間的速度匹配問題b 擴(kuò)大主存貯器容量c 擴(kuò)大cpu中通用寄存器的數(shù)量d 既擴(kuò)大主存貯器容量，又?jǐn)U大cpu中通用寄存器的數(shù)量a 23 周期挪用方式常用于_方式的輸入/輸出中。a dma b 中斷 c 程序傳送 d 通道 d 24 下列字符碼中有奇偶校

7、驗(yàn)位，但沒有數(shù)據(jù)錯誤，采用偶校驗(yàn)的字符碼是_。a 11001011 b 11010110 c 11000001 d 11001001b 25 dma控制器按其結(jié)構(gòu)，分為選擇型dma控制器和_型dma控制器。前者適用于高速設(shè)備，后者適用于慢速設(shè)備。a 慢速b 多路c 中斷d 通道得分二填空題(本大題共_10_題，每題_1_分，共_10_分。)1 在補(bǔ)碼加減計(jì)算溢出判斷中，單符號判斷方式采用_和最高有效位的異或運(yùn)算進(jìn)行溢出判斷。2 雙端口存儲器和多模塊交叉存儲器屬于并行存儲器結(jié)構(gòu)，其中前者采用空間并行技術(shù)，后者采用_并行技術(shù)。3一個定點(diǎn)數(shù)由符號位和數(shù)值域兩部分組成。按小數(shù)點(diǎn)位置不同，定點(diǎn)數(shù)有定點(diǎn)純

8、小數(shù)和_兩種表示方法。4 三總線計(jì)算機(jī)的總線包括_總線、存儲總線和i/o總線。5 反映主存速度指標(biāo)的三個術(shù)語是存取時間、存儲周期和存儲器_。6 在計(jì)算機(jī)系統(tǒng)中，多個系統(tǒng)部件之間信息傳送的公共通路稱為_。7某機(jī)器系統(tǒng)指令長度為20位，具有雙操作數(shù)指令、單操作數(shù)指令和無操作數(shù)指令三類指令形式，每個操作數(shù)地址規(guī)定用6位表示，若操作碼字段固定為8位，現(xiàn)已設(shè)計(jì)m條雙操作數(shù)指令，n條無操作數(shù)指令，在此情況下，這臺機(jī)器最多可以設(shè)計(jì)出_ 條單操作數(shù)指令。8 浮點(diǎn)加、減法運(yùn)算的步驟依次是零操作數(shù)檢查、_、尾數(shù)計(jì)算、結(jié)果規(guī)格化處理和舍入處理。9 算術(shù)/邏輯運(yùn)算單元 (74181)通過控制端的邏輯值選擇是否封鎖各位

9、的_輸出，以實(shí)現(xiàn)算術(shù)運(yùn)算和邏輯運(yùn)算的切換。10定點(diǎn)計(jì)算機(jī)中,兩個原碼表示的數(shù)相乘的運(yùn)算規(guī)則是:乘積的數(shù)值部分為兩個正數(shù)相乘之積，乘積的符號位由兩數(shù)的符號位按_運(yùn)算得到。得分三計(jì)算簡答題(本大題共_5_題，每題_5_分，共_25_分。) 1 指令和數(shù)據(jù)都用二進(jìn)制代碼存放在內(nèi)存中，請從時空觀角度回答cpu如何區(qū)分讀出的代碼是指令還是數(shù)據(jù)。指令和數(shù)據(jù)統(tǒng)統(tǒng)放在內(nèi)存中,從形式上看,它們都是二進(jìn)制數(shù)碼。從時間上：指令：在取指周期中從內(nèi)存讀出的信息；數(shù)據(jù)：由內(nèi)存流向運(yùn)算器。從空間上：指令：由內(nèi)存流向控制器；數(shù)據(jù)：由內(nèi)存流向運(yùn)算器。2 簡述采用哪幾種技術(shù)手段可以加快存儲系統(tǒng)的訪問速度？雙端口存儲技術(shù)交叉存儲技

10、術(shù)cache技術(shù)（cdram技術(shù)）3 某總線在一個總線周期中并行傳送8個字節(jié)的數(shù)據(jù)，假設(shè)一個總線周期等于一個時鐘周期，總線時鐘頻率為133mhz，求總線帶寬是多少？8b*133mhz=1064mb/s4.設(shè)cache有1、2、3、4共4個塊，a、b、c、d等為主存中的塊,訪問順序依此如下：a、b、c、d、b、b、c、c、d、d、a ,下次若要再訪問e塊。要求:1) 簡述lru算法特點(diǎn)；近期最少使用(lru)算法l lru算法將近期內(nèi)長久未被訪問過的行換出。每行也設(shè)置一個計(jì)數(shù)器，cache每命中一次，命中行計(jì)數(shù)器清零，其它各行計(jì)數(shù)器增1。當(dāng)需要替換時，將計(jì)數(shù)值最大的行換出。l 這種算法保護(hù)了剛拷

11、貝到cache中的新數(shù)據(jù)行，有較高的命中率。2) 計(jì)算采用lru算法命中cache的次數(shù)。7次5. x=-0.1001 y=0.1110，采用變形補(bǔ)碼計(jì)算x+y并判斷溢出。x補(bǔ)=11.0111， y補(bǔ)=00.1110x補(bǔ)+ y補(bǔ)=11.0111+00.1110=00.0101無溢出得分四分析設(shè)計(jì)題(本大題共_4_題，每題_10_分，共_40_分。) 1. 如圖所示為傳送（mov，op碼ir0ir1為 00）、加法（add，op碼ir0ir1為01）、取反（com，op碼ir0ir1為10）、十進(jìn)制加法（adt，op碼ir0ir1為11）四條指令的微程序流程圖，每一框表示一個cpu周期。設(shè)控制存

12、儲器共可存儲16條微指令。其中rs和rd指8個通用寄存器r0r7的一個，每個cpu周期含4個時鐘脈沖t1t4。 1) 設(shè)微指令的微命令字段為12位，p測試字段和下一條微指令地址字段是多少位？控制存儲器共可存儲16條微指令，故微指令地址字段為4位兩個測試條件，p字段為2位微指令長度為18位 2) 控制存儲器的存儲容量至少是多少位？容量=16*18b=288b 3) 給每條微指令分配一個確定的微地址（二進(jìn)制編碼表示）。譯碼后的微指令可由兩位操作碼加進(jìn)位信號決定，可以這樣設(shè)計(jì)微地址：取指 0000mov 0001add 0101com 1001 adt (r2+r1->r2) 1101r2+r

13、3->r3 1111r2-r1->r210014）寫出微地址轉(zhuǎn)移邏輯表達(dá)式。ua0=p1*ir0*t4ua1=p1*ir1*t4ua2=p2*c*t4ua3=1*t42. 如圖所示為雙總線結(jié)構(gòu)的機(jī)器，ir為指令寄存器，pc為程序計(jì)數(shù)器（具有加1功能），m為主存（受r/w#讀寫信號控制），ar為主存地址寄存器，dr為數(shù)據(jù)緩沖寄存器，alu內(nèi)+-控制信號決定完成何種操作信號，控制信號g控制的一個門電路。所有箭頭線上的小圈表示控制信號的輸入/輸出點(diǎn)。例如r1i表示寄存器r1的輸入，r1o表示寄存器r1的輸出。未標(biāo)信號的線表示直通，不受控制。1) “add r2,r0”指令完成(r0)+(

14、r2)r0的功能操作。畫出其指令周期流程圖。2) “jmp 35h”指令完成指定下一條指令地址為35h的指令功能操作。畫出其指令周期流程圖。3) 若將主存m分成數(shù)存和指存兩個存儲器，通用寄存器r0r3的輸出直接連到x或y暫存器。請修改數(shù)據(jù)通路，畫出“add r2，r0”指令的指令周期流程圖。iro, g pciir->pc3. 1）某機(jī)器所使用的指令格式和尋址方式如下所示，機(jī)器字長為16位，有兩個20位基址寄存器， 四個16位變址寄存器，十六個16位通用寄存器。指令匯編格式中的s(源)， d(目標(biāo))都是通用寄存器，m是主存的一個單元，mov是傳送指令，lda為讀數(shù)指令。請分析mov指令和

15、lda指令的指令格式和尋址方式特點(diǎn); 15 10 9 8 7 4 3 0op 目標(biāo)d 源s mov s, d 15 10 9 8 7 4 3 0 op 目標(biāo)d 20 位 地 址 lda s, m mov 指令，操作碼為6位，指令系統(tǒng)共可有64條指令雙地址單字長指令 rr型s和d均為4位地址，可指定16個通用寄存器中的一個。lda 操作碼為6位，指令系統(tǒng)共可有64條指令雙地址二字長指令 rs型目的d為4位地址，可指定16個通用寄存器中的一個。源s由20位內(nèi)存地址決定。2）某機(jī)器的指令格式如下所示， x為尋址特征位。x=00：直接尋址；x=01：用變址寄存器rx1尋址；x=10：用變址寄存器rx2

16、尋址；x=11：相對尋址設(shè)(pc)=1234h,(rx1)=0037h,(rx2)=1122h（h代表十六進(jìn)制數(shù)），請確定下列指令中的有效地址：4420h 2244h 1322h 3521h0100 01 00 0010 0000 直接 地址為 0010 0000 （20h）0010 00 10 0100 0100 變址1 地址為 44h+0037h= 007bh0001 00 11 0010 0010 相對地址為 22h+1234h=1256h0011 01 01 0010 0001變址2 地址為21h+1122h=1143h4. 下圖是具有中斷功能的計(jì)算機(jī)系統(tǒng)，ta,tb,tc分別為設(shè)備a

17、,b,c的中斷服務(wù)程序。 1）當(dāng)cpu正在執(zhí)行主程序main，設(shè)備a,b,c同時發(fā)出中斷請求，請簡述該具體情況的中斷響應(yīng)過程，畫出main與ta,tb,tc間的調(diào)用過程。2）當(dāng)cpu正在執(zhí)行設(shè)備b的中斷服務(wù)程序tb時，設(shè)備a是否可以中斷tb，執(zhí)行ta，為什么？3）下圖做那種類型的改造，可以實(shí)現(xiàn)設(shè)備a一有請求，cpu立即響應(yīng)中斷？需要添加哪些部件？中斷請求中斷響應(yīng)1)一線中斷處理過程mainmaintatbtctd中斷響應(yīng)過程2)當(dāng)cpu正在執(zhí)行設(shè)備b的中斷服務(wù)程序tb時，設(shè)備a是否可以中斷tb，執(zhí)行ta，因?yàn)橥瑢偻患壷袛唷?）下圖做那種類型的改造，可以實(shí)現(xiàn)設(shè)備a一有請求，cpu立即響應(yīng)中斷？

18、需要添加哪些部件？可以將一級中斷改成多級中斷，通過增加im和多級中斷的獨(dú)立請求電路實(shí)現(xiàn)。浙江大學(xué)城市學(xué)院2008 2009 學(xué)年第 二 學(xué)期期末考試試卷計(jì)算機(jī)組成開課單位： 計(jì)算分院 ；考試形式：閉卷；考試時間：2009年6月22日；所需時間： 120分鐘題序一二三四總 分得分評卷人得分一選擇題 (本大題共 25題，每題1分，共25分。) 1c2a3a4b5d6c7b8a9c10a11b12c13a14c15c16d17c18b19b20a21b22a23a24d25b得分二填空題 (本大題共10題，每空格1分，共10分。) 1符號位2時間3定點(diǎn)整數(shù)4系統(tǒng)5帶寬6總線7256-m-n8比較階碼

19、大小并對階9進(jìn)位10異或得分三計(jì)算簡答題(本大題共_5_題，每題_5_分，共_25_分。) 1 指令和數(shù)據(jù)都用二進(jìn)制代碼存放在內(nèi)存中，請從時空觀角度回答cpu如何區(qū)分讀出的代碼是指令還是數(shù)據(jù)。指令和數(shù)據(jù)統(tǒng)統(tǒng)放在內(nèi)存中,從形式上看,它們都是二進(jìn)制數(shù)碼。 從時間上： 指令：在取指周期中從內(nèi)存讀出的信息；數(shù)據(jù)：由內(nèi)存流向運(yùn)算器。從空間上：指令：由內(nèi)存流向控制器；數(shù)據(jù)：由內(nèi)存流向運(yùn)算器。2 簡述采用哪幾種技術(shù)手段可以加快存儲系統(tǒng)的訪問速度？雙端口存儲技術(shù)交叉存儲技術(shù)cache技術(shù)（cdram技術(shù)）3 某總線在一個總線周期中并行傳送8個字節(jié)的數(shù)據(jù)，假設(shè)一個總線周期等于一個時鐘周期，總線時鐘頻率為133m

20、hz，求總線帶寬是多少？8b*133mhz=1064mb/s4.設(shè)cache有1、2、3、4共4個塊，a、b、c、d等為主存中的塊,訪問順序依此如下：a、b、c、d、b、b、c、c、d、d、a ,下次若要再訪問e塊。要求:1) 簡述lru算法特點(diǎn)；近期最少使用(lru)算法l lru算法將近期內(nèi)長久未被訪問過的行換出。每行也設(shè)置一個計(jì)數(shù)器，cache每命中一次，命中行計(jì)數(shù)器清零，其它各行計(jì)數(shù)器增1。當(dāng)需要替換時，將計(jì)數(shù)值最大的行換出。l 這種算法保護(hù)了剛拷貝到cache中的新數(shù)據(jù)行，有較高的命中率。2) 計(jì)算采用lru算法命中cache的次數(shù)。7次5. x=-0.1001 y=0.1110，采

21、用變形補(bǔ)碼計(jì)算x+y并判斷溢出。x補(bǔ)=11.0111， y補(bǔ)=00.1110x補(bǔ)+ y補(bǔ)=11.0111+00.1110=00.0101無溢出得分四分析設(shè)計(jì)題(本大題共_4_題，每題_10_分，共_40_分。) 1. 如圖所示為傳送（mov，op碼ir0ir1為 00）、加法（add，op碼ir0ir1為01）、取反（com，op碼ir0ir1為10）、十進(jìn)制加法（adt，op碼ir0ir1為11）四條指令的微程序流程圖，每一框表示一個cpu周期。設(shè)控制存儲器共可存儲16條微指令。其中rs和rd指8個通用寄存器r0r7的一個，每個cpu周期含4個時鐘脈沖t1t4。 1) 設(shè)微指令的微命令字段為

22、12位，p測試字段和下一條微指令地址字段是多少位？控制存儲器共可存儲16條微指令，故微指令地址字段為4位兩個測試條件，p字段為2位微指令長度為18位 2) 控制存儲器的存儲容量至少是多少位？容量=16*18b=288b 3) 給每條微指令分配一個確定的微地址（二進(jìn)制編碼表示）。譯碼后的微指令可由兩位操作碼加進(jìn)位信號決定，可以這樣設(shè)計(jì)微地址：取指 0000mov 0001add 0101com 1001 adt (r2+r1->r2) 1101r2+r3->r3 1111r2-r1->r210014）寫出微地址轉(zhuǎn)移邏輯表達(dá)式。ua0=p1*ir0*t4ua1=p1*ir1*t4

23、ua2=p2*c*t4ua3=1*t42. 如圖所示為雙總線結(jié)構(gòu)的機(jī)器，ir為指令寄存器，pc為程序計(jì)數(shù)器（具有加1功能），m為主存（受r/w#讀寫信號控制），ar為主存地址寄存器，dr為數(shù)據(jù)緩沖寄存器，alu內(nèi)+-控制信號決定完成何種操作信號，控制信號g控制的一個門電路。所有箭頭線上的小圈表示控制信號的輸入/輸出點(diǎn)。例如r1i表示寄存器r1的輸入，r1o表示寄存器r1的輸出。未標(biāo)信號的線表示直通，不受控制。1) “add r2,r0”指令完成(r0)+(r2)r0的功能操作。畫出其指令周期流程圖。2) “jmp 35h”指令完成指定下一條指令地址為35h的指令功能操作。畫出其指令周期流程圖。

24、3) 若將主存m分成數(shù)存和指存兩個存儲器，通用寄存器r0r3的輸出直接連到x或y暫存器。請修改數(shù)據(jù)通路，畫出“add r2，r0”指令的指令周期流程圖。iro, g pciir->pc3. 1）某機(jī)器所使用的指令格式和尋址方式如下所示，機(jī)器字長為16位，有兩個20位基址寄存器， 四個16位變址寄存器，十六個16位通用寄存器。指令匯編格式中的s(源)， d(目標(biāo))都是通用寄存器，m是主存的一個單元，mov是傳送指令，lda為讀數(shù)指令。請分析mov指令和lda指令的指令格式和尋址方式特點(diǎn); 15 10 9 8 7 4 3 0op 目標(biāo)d 源s mov s, d 15 10 9 8 7 4 3 0 op 目標(biāo)d 20 位 地 址 lda s, m mov 指令，操作碼為6位，指令系統(tǒng)共可有64條指令雙地址單字長指令 rr型s和d均為4位地址，可指定