第6章半導(dǎo)體存儲器和可編程邏輯器件

1、電子技術(shù)電子技術(shù)（數(shù)字部分）（數(shù)字部分）第第6章章 半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件6.1 半導(dǎo)體存儲器6.2 可編程邏輯器件PLD26.1 半導(dǎo)體存儲器半導(dǎo)體存儲器半導(dǎo)體存貯器能存放大量二值信息的半導(dǎo)體器件。半導(dǎo)體存貯器能存放大量二值信息的半導(dǎo)體器件。存儲器的主要性能指標存儲器的主要性能指標:存儲時間存儲時間存儲容量存儲容量半導(dǎo)體存儲器按存取功能可分為兩大類。半導(dǎo)體存儲器按存取功能可分為兩大類。（1）只讀存儲器）只讀存儲器ROM ROM一般用來存放固定的程序和常數(shù)，所謂一般用來存放固定的程序和常數(shù)，所謂“只讀只讀”，是，是指不能隨機寫入。指不能隨機寫入。（2）隨機存取

2、存儲器）隨機存取存儲器RAM RAM主要用于存放各種現(xiàn)場的輸入輸出數(shù)據(jù)和中間運算結(jié)主要用于存放各種現(xiàn)場的輸入輸出數(shù)據(jù)和中間運算結(jié)果。其特點是能隨機讀出或?qū)懭搿９?。其特點是能隨機讀出或?qū)懭搿?存儲器存儲器 RAM (Random-Access Memory) ROM(Read-Only Memory)固定固定ROM可編程可編程ROMPROMEPROME2PROMSRAM(Static RAM)：靜態(tài)：靜態(tài)RAMDRAM (Dynamic RAM)：動態(tài)動態(tài)RAM6.1.1 隨機存儲器隨機存儲器RAM6.1.2 只讀存儲器只讀存儲器ROM4幾個基本概念：幾個基本概念：存儲容量（存儲容量（M)：存儲

3、二值信息的總量。：存儲二值信息的總量。字數(shù)：字的總量。字數(shù)：字的總量。字長（位數(shù)）：表示一個信息多位二進制碼稱為一個字，字長（位數(shù)）：表示一個信息多位二進制碼稱為一個字， 字的位數(shù)稱為字長。字的位數(shù)稱為字長。存儲容量（存儲容量（M)字數(shù)字數(shù)位數(shù)位數(shù)地址：每個字的編號。地址：每個字的編號。字數(shù)字數(shù)=2n （n為存儲器外部地址線的線數(shù)）為存儲器外部地址線的線數(shù)） Y0 Y1 Y7 A4 X1 X31 X0 列列 地地 址址 譯譯 碼碼 器器 行行 地地 址址 譯譯 碼碼 器器 A5 A3 A2 A1 A0 A6 A7 56.1.1 隨機存儲器隨機存儲器RAM6 RAM可分為單極型和雙極型：雙極型工

4、作速率高，但是可分為單極型和雙極型：雙極型工作速率高，但是集成度不如單極型的高。目前，由于工藝水平的不斷提高，集成度不如單極型的高。目前，由于工藝水平的不斷提高，單極型單極型RAM的速率已經(jīng)可以和雙極型的速率已經(jīng)可以和雙極型RAM相比，而且單極相比，而且單極型型RAM具有功耗低的優(yōu)點。這里只以單極型具有功耗低的優(yōu)點。這里只以單極型RAM為例進行為例進行分析。分析。 單極型單極型RAM又可分為靜態(tài)又可分為靜態(tài)RAM與動態(tài)與動態(tài)RAM：靜態(tài)：靜態(tài)RAM是用是用MOS管觸發(fā)器來存儲代碼，所用管觸發(fā)器來存儲代碼，所用MOS管較多、集成度低、管較多、集成度低、功耗也較大。動態(tài)功耗也較大。動態(tài)RAM是用柵

5、極分布電容保存信息，它的存是用柵極分布電容保存信息，它的存儲單元所需要的儲單元所需要的MOS管較少，因此集成度高、功耗也小。靜管較少，因此集成度高、功耗也小。靜態(tài)態(tài)RAM使用方便，不需要刷新。使用方便，不需要刷新。一、一、RAM的基本結(jié)構(gòu)的基本結(jié)構(gòu) RAM的基本結(jié)構(gòu)如下圖所示：的基本結(jié)構(gòu)如下圖所示：存儲矩陣存儲矩陣地址譯碼器地址譯碼器 和讀寫電路和讀寫電路地址地址片選信號片選信號讀寫控制信號讀寫控制信號數(shù)據(jù)輸入數(shù)據(jù)輸入和輸出信號和輸出信號7 下圖是二元尋址的下圖是二元尋址的M字字1位位RAM結(jié)構(gòu)圖，它的存儲矩陣結(jié)構(gòu)圖，它的存儲矩陣是是nm位。地址譯碼器分位。地址譯碼器分行譯碼行譯碼器和器和列譯

6、碼列譯碼器，只有行及列器，只有行及列共同選中的單元才能進行讀、寫。這種尋址的方式所需要行線共同選中的單元才能進行讀、寫。這種尋址的方式所需要行線和列線的總數(shù)較少。例如要存儲和列線的總數(shù)較少。例如要存儲256字字1位的容量，采用一元位的容量，采用一元尋址就需要尋址就需要256條字線，若采用二元尋址只需條字線，若采用二元尋址只需n=16，m=16，共，共32條線也就可以了。條線也就可以了。nmR列列 地地 址址 全全 0行行地地址址全全011W8二、二、RAM的存儲單元的存儲單元 I/O 電電路路 I /O0 OE An-1 WE I /Om-1 CE A0 Ai Ai+1 存存儲儲 陣陣 列列

7、行行譯譯碼碼 列列 譯譯 碼碼 1.靜態(tài)隨機存取存儲器靜態(tài)隨機存取存儲器(SRAM)SRAM 的本結(jié)構(gòu)CE OE WE =100高阻高阻CE OE WE =00X輸入輸入CE OE WE =010輸出輸出CE OE WE =011高阻高阻9SRAM 的工作模式的工作模式 工作模式工作模式 CE WE OE I /O0 I /Om -1 保持保持 (微功耗微功耗) 1 X X 高阻高阻 讀讀 0 1 0 數(shù)據(jù)輸出數(shù)據(jù)輸出 寫寫 0 0 X 數(shù)據(jù)輸入數(shù)據(jù)輸入 輸出無效輸出無效 0 1 1 高阻高阻 10 T8 T7 VDD VGG T6 T1 T4 T2 T5 T3 Yj (列列選選擇擇線線) X

8、i (行行選選擇擇線線) 數(shù)數(shù)據(jù)據(jù)線線 數(shù)數(shù)據(jù)據(jù)線線 D D 位位線線 B 位位線線 B 存存儲儲單單元元 RAM存儲單元存儲單元 靜態(tài)靜態(tài)SRAM(Static RAM)雙穩(wěn)態(tài)存儲單元雙穩(wěn)態(tài)存儲單元電路電路列存儲單元公用的門列存儲單元公用的門控制管，與讀寫控制電路相接控制管，與讀寫控制電路相接Yi 1時導(dǎo)通時導(dǎo)通本單元門控制管本單元門控制管:控控制觸發(fā)器與位線的制觸發(fā)器與位線的接通。接通。Xi =1時導(dǎo)通時導(dǎo)通來自列地址譯碼來自列地址譯碼器的輸出器的輸出來自列地址譯碼來自列地址譯碼器的輸出器的輸出11 T8 T7 VDD VGG T6 T1 T4 T2 T5 T3 Yj (列列選選擇擇線線)

9、 Xi (行行選選擇擇線線) 數(shù)數(shù)據(jù)據(jù)線線 數(shù)數(shù)據(jù)據(jù)線線 D D 位位線線 B 位位線線 B 存存儲儲單單元元 RAM存儲單元存儲單元 靜態(tài)靜態(tài)SRAM(Static RAM)T5、T6導(dǎo)通導(dǎo)通T7 、T8均導(dǎo)通均導(dǎo)通Xi =1Yj =1觸發(fā)器的輸出與數(shù)據(jù)觸發(fā)器的輸出與數(shù)據(jù)線接通，該單元通過線接通，該單元通過數(shù)據(jù)線讀取數(shù)據(jù)。數(shù)據(jù)線讀取數(shù)據(jù)。觸發(fā)器與位線接通觸發(fā)器與位線接通12 動態(tài)存儲單元及基本操作原理動態(tài)存儲單元及基本操作原理 T 存儲單元存儲單元寫操作寫操作:X=1 =0WET導(dǎo)通，電容器導(dǎo)通，電容器C與位線與位線B連通連通 輸入緩沖器被選輸入緩沖器被選通，數(shù)據(jù)通，數(shù)據(jù)DI經(jīng)緩沖經(jīng)緩沖器和

10、位線寫入存器和位線寫入存儲單元儲單元 如果如果DI為為1，則向，則向電容器充電，電容器充電，C存存1;反之電容器放反之電容器放電電,C存存0 。 刷新刷新R行選線行選線XOD讀讀/寫寫WEID輸出緩沖器輸出緩沖器/靈敏放大器靈敏放大器刷新緩沖器刷新緩沖器輸入緩沖器輸入緩沖器位位線線B2.動態(tài)隨機存取存儲器動態(tài)隨機存取存儲器13讀操作讀操作:X=1 =1WET導(dǎo)通，電容器導(dǎo)通，電容器C與位線與位線B連通連通 輸出緩沖器輸出緩沖器/靈敏放大器靈敏放大器被選通，被選通，C中存儲的數(shù)據(jù)中存儲的數(shù)據(jù)通過位線和緩沖器輸出通過位線和緩沖器輸出 T 刷新刷新R行選線行選線XODWEID輸出緩沖器輸出緩沖器/靈

11、敏放大器靈敏放大器刷新緩沖器刷新緩沖器輸入緩沖器輸入緩沖器位位線線B每次讀出后，必須及時每次讀出后，必須及時對讀出單元刷新，即此對讀出單元刷新，即此時刷新控制時刷新控制R也為高電平，也為高電平，則讀出的數(shù)據(jù)又經(jīng)刷新則讀出的數(shù)據(jù)又經(jīng)刷新緩沖器和位線對電容器緩沖器和位線對電容器C進行刷新。進行刷新。143. 存儲器容量的擴展存儲器容量的擴展 位擴展可以利用芯片的并聯(lián)方式實現(xiàn)。位擴展可以利用芯片的并聯(lián)方式實現(xiàn)。CEA11A0WED0 D1 D2 D3WECEA0A114K4位I/O0 I/O1 I/O2 I/O3D12 D13 D14 D15CEA0A114K4位I/O0 I/O1 I/O2 I/O

12、3WE(1) 字長（位數(shù)）的擴展字長（位數(shù)）的擴展-用用4KX4位的芯片組成位的芯片組成4KX16位的存儲系統(tǒng)。位的存儲系統(tǒng)。15RAM存儲容量的擴展存儲容量的擴展(2)(2)字數(shù)的擴展字數(shù)的擴展用用用用8KX8位的芯片組成位的芯片組成32KX8位的存儲系統(tǒng)。位的存儲系統(tǒng)。RAM1D0D7A0A12CE1芯片數(shù)=4RAM1D0D7A0A12CE1RAM1D0D7A0A12CE1RAM1D0D7A0A12CE1系統(tǒng)地址線數(shù)=15系統(tǒng):A0 A14 A13 A14?2000H2001H2002H3FFFH 4000H400H4002H5FFFH 6000H6001H6002H7FFFH 0000H

13、0001H0002H1FFFH芯片:A0 A12 1632K8位存儲器系統(tǒng)的地址分配表位存儲器系統(tǒng)的地址分配表各RAM芯片譯碼器有效輸出端擴展的地址輸入端A14 A138K8位RAM芯片地址輸入端 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0對應(yīng)的十六進制地址碼 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 0 0 0 1 01 1 1 1 1 1 1 1 1 1 1 1 10000H0001H0002H1FFFH 0 1 0 0 0 0 0 0 0 0 0 0

14、 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 0 0 0 1 01 1 1 1 1 1 1 1 1 1 1 1 12000H2001H2002H3FFFH 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 0 0 0 1 01 1 1 1 1 1 1 1 1 1 1 1 14000H400H4002H5FFFH Y0 Y1 Y2 Y3 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 10 0 0

15、 0 0 0 0 0 0 0 0 1 01 1 1 1 1 1 1 1 1 1 1 1 16000H6001H6002H7FFFH 17 A12 A0 CE WE D7 D0 8K 8 位位 （） 8K 8 位位 （） 8K 8 位位 （） 8K 8 位位 （） D7 D0 A12 A0 WE A1 A0 A14 A13 EN Y0 Y1 Y2 Y3 13 13 13 13 13 8 8 8 8 8 74139 A12 A0 CE WE D7 D0 A12 A0 CE WE D7 D0 A12 A0 CE WE D7 D0 字數(shù)的擴展可以利用外加譯碼器控制存儲器芯片的片選輸字數(shù)的擴展可以利用外

16、加譯碼器控制存儲器芯片的片選輸入端來實現(xiàn)。入端來實現(xiàn)。 186.1.2 只讀存儲器只讀存儲器ROM19 只讀存儲器，工作時內(nèi)容只能讀出，不能隨時寫入，所只讀存儲器，工作時內(nèi)容只能讀出，不能隨時寫入，所以稱為只讀存儲器。以稱為只讀存儲器。(Read-Only Memory)ROM的分類的分類按寫入情況劃分按寫入情況劃分 固定固定ROM可編程可編程ROMPROMEPROME2PROM按存貯單元中按存貯單元中器件劃分器件劃分 二極管二極管ROM三極管三極管ROMMOS管管ROM一、一、ROM的的 定義與基本結(jié)構(gòu)定義與基本結(jié)構(gòu)存儲矩陣 地址譯碼器地址輸入ROM的定義與基本結(jié)構(gòu)的定義與基本結(jié)構(gòu)數(shù)據(jù)輸出控

17、制信號輸入輸出控制電路地址譯碼器存儲矩陣輸出控制電路20一、固定一、固定ROM 圖圖中采用一個中采用一個2線線4線地址譯碼器將兩個地址碼線地址譯碼器將兩個地址碼A0、Al譯成四譯成四個地址個地址W0W3。存儲單元是由二極管組成的。存儲單元是由二極管組成的44存儲矩陣，其中存儲矩陣，其中1或或0代碼是用二極管有無來設(shè)置的。即當(dāng)譯碼器輸出所對應(yīng)的代碼是用二極管有無來設(shè)置的。即當(dāng)譯碼器輸出所對應(yīng)的W（字線）為高時，在線上的二極管導(dǎo)通，將相應(yīng)的字線）為高時，在線上的二極管導(dǎo)通，將相應(yīng)的D（位線）與（位線）與W相相連使連使D為為1，無二極管的，無二極管的D為為0，如圖中所存的信息為：，如圖中所存的信息為

18、：D0：0101；D1：1110；D2：0011；D3：1010。21三、三、ROM（二極管（二極管PROM）結(jié)構(gòu)示意圖結(jié)構(gòu)示意圖 D3 D2 D1 D0 +5V R R R R OE A0 A1 A1 A0 Y0 Y1 Y2 Y3 2 線線- -4 線線 譯譯碼碼器器 存儲矩陣位線字線輸出控制電路M=44地址譯碼器22 D3 D2 D1 D0 +5V R R R R OE A0 A1 A1 A0 Y0 Y1 Y2 Y3 2 線線- -4 線線 譯碼器譯碼器 字線與位線的交點都是一個字線與位線的交點都是一個存儲單元。交點處有二極管存儲單元。交點處有二極管相當(dāng)存相當(dāng)存1 1，無二極管相當(dāng)存，無二

19、極管相當(dāng)存0 0當(dāng)當(dāng)OE=1時輸出為高阻狀態(tài)時輸出為高阻狀態(tài)000101111101111010001101地 址A1A0D3D2D1D0內(nèi) 容當(dāng)OE=0時23 A6 A7 A4 A5 D0 +VDD R R R R Y0 Y1 Y14 Y15 4線線 | 1 16 6線線 譯譯碼碼器器 1 16 6 線線-1線線數(shù)數(shù)據(jù)據(jù)選選擇擇器器 A2 A3 A0 A1 A2 A3 A0 A1 S2 S3 S0 S1 I0 I1 I14 I15 Y 字線存儲矩陣位線字線與位線的字線與位線的交點都是一個交點都是一個存儲單元。存儲單元。交點處有交點處有MOS管相當(dāng)存管相當(dāng)存0，無，無MOS管管相當(dāng)存相當(dāng)存1。

20、兩維譯碼兩維譯碼24四、紫外線擦除、電可編程的四、紫外線擦除、電可編程的EPROM2716器件器件 EPROM2716是是2118位可改位可改寫存儲器，有寫存儲器，有11位地址線位地址線A0A10，產(chǎn)生字線為，產(chǎn)生字線為2048條，條，D7D0是是8位數(shù)據(jù)輸出位數(shù)據(jù)輸出/輸入線，編程輸入線，編程或讀操作時，數(shù)據(jù)由此輸入或輸或讀操作時，數(shù)據(jù)由此輸入或輸出。出。 CS為片選控制信號，是低電平為片選控制信號，是低電平有效。有效。 OE/PGM為讀出為讀出/寫入控制端低寫入控制端低電平時輸出有效，高電平進行編程，電平時輸出有效，高電平進行編程，寫入數(shù)據(jù)。寫入數(shù)據(jù)。25五、集成電路五、集成電路ROM D

21、7 D0 PGM 輸輸出出緩緩沖沖器器 Y 選選通通 存存儲儲陣陣列列 CE OE 控控制制邏邏輯輯 Y 譯譯碼碼 X 譯譯碼碼 A16 A0 VPP GND VCC AT27C010， 128K8位ROM 26 CEOEPGM工作模式工作模式A16 A0VPPD7 D0讀讀00XAiX數(shù)據(jù)輸出數(shù)據(jù)輸出輸出無效輸出無效X1XXX高阻高阻等待等待1XXAiX高阻高阻快速編程快速編程010AiVPP數(shù)據(jù)輸入數(shù)據(jù)輸入編程校驗編程校驗001AiVPP數(shù)據(jù)輸出數(shù)據(jù)輸出276.2 可編程邏輯器件可編程邏輯器件PLD6.2.1 PLD基本結(jié)構(gòu)6.2.2 PLD分類6.2.3 通用陣列邏輯GAL6.2.4 復(fù)

22、雜可編程邏輯器件CPLD6.2.5 現(xiàn)場可編程門陣列FPGA28 可編程邏輯器件是一種可以由用戶定義和設(shè)置邏可編程邏輯器件是一種可以由用戶定義和設(shè)置邏輯功能的器件。該類器件具有邏輯功能實現(xiàn)靈活、集輯功能的器件。該類器件具有邏輯功能實現(xiàn)靈活、集成度高、處理速度快和可靠性高等特點。成度高、處理速度快和可靠性高等特點。6.2.1 PLD基本結(jié)構(gòu)基本結(jié)構(gòu)與門與門陣列陣列或門或門陣列陣列乘積項乘積項和項和項PLD主體主體輸入輸入電路電路輸入信號輸入信號互補互補輸入輸入輸出輸出電路電路輸出函數(shù)輸出函數(shù)反饋輸入信號反饋輸入信號 可由或陣列直接輸出，構(gòu)成組合輸出；可由或陣列直接輸出，構(gòu)成組合輸出； 通過寄存器

23、輸出，構(gòu)成時序方式輸出通過寄存器輸出，構(gòu)成時序方式輸出。1、PLD的基本結(jié)構(gòu)的基本結(jié)構(gòu)29輸 出 或門陣列 與門陣列 輸 入 B A Y Z (b) 與門與門陣列陣列或門或門陣列陣列乘積項乘積項和項和項互補互補輸入輸入302. PLD的的邏輯符號表示方法邏輯符號表示方法(1)(1) 連接的方式連接的方式 硬線連接單元硬線連接單元 被編程接通單被編程接通單 被編程擦除單元被編程擦除單元 31(2)(2)基本門電路的表示方式基本門電路的表示方式L=A+B+C+ DDA BCL=ABC與門或門A B C DL ABC& LL=A+B+C+D AB C1L D32 L A B A B L A

24、B A B L A B A B A A A A EN EN 三態(tài)輸出緩沖器三態(tài)輸出緩沖器輸出恒等于輸出恒等于0 0的與門的與門輸出為輸出為1 1的與門的與門 A A A 輸入緩沖器輸入緩沖器33(3)(3)簡單的簡單的PROMPROM電路圖，右圖是左圖的簡化形式。電路圖，右圖是左圖的簡化形式。實現(xiàn)的函數(shù)為：實現(xiàn)的函數(shù)為：BABAF 1BABAF 2BAF 3固定連接點固定連接點（與）（與）編程連接點編程連接點（或）（或）346.2.2 PLD的分類的分類PROMPLAPALGAL低密度可編程邏輯器件低密度可編程邏輯器件（LDPLD）EPLDCPLDFPGA高密度可編程邏輯器件高密度可編程邏輯器

25、件（HDPLD）可編程邏輯器件可編程邏輯器件（PLD）(1)按集成密度劃分為按集成密度劃分為35(2)按結(jié)構(gòu)特點劃分按結(jié)構(gòu)特點劃分n簡單簡單PLD (PAL，GAL)n復(fù)雜的可編程器件復(fù)雜的可編程器件(CPLD) :CPLD的代表芯片如：的代表芯片如：Altera的的MAX系列系列n現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列(FPGA)36PLD中的三種與、或陣列中的三種與、或陣列 與與陣陣列列 B A L1 L0 可可編編程程 或或陣陣列列 固固定定 與陣列、或陣列均與陣列、或陣列均可編程可編程(PLA)與陣列固定，或陣與陣列固定，或陣列可編程列可編程(PROM)與陣列可編程，或陣與陣列可編程，或陣列

26、固定列固定(PAL和和GAL等等) 與陣列與陣列 B A L1 L0 可編程可編程 或陣列或陣列 可編程可編程 與與陣陣列列 B A L1 L0 或或陣陣列列 可可編編程程 固固定定 (3)按按PLD中的與、或陣列是否編程分中的與、或陣列是否編程分37（4）PLD 實現(xiàn)組合邏輯電路實現(xiàn)組合邏輯電路例例1 1 由由PLA構(gòu)成的邏輯電路如圖構(gòu)成的邏輯電路如圖所示，試寫出該電路的邏輯表達式，所示，試寫出該電路的邏輯表達式，并確定其邏輯功能并確定其邏輯功能。寫出該電路的邏輯表達式：寫出該電路的邏輯表達式： Bn An Sn Cn+1 Cn 381nnnnnnnnnnnnnnnnnnnnSABCABCA

27、BCABCCABACBCAnBnCnAnBnAnCnBnCn全加器全加器AnBnCnAnBnCn Bn An Sn Cn+1 Cn AnBnCn39例例2 試寫出該電路的邏輯表達式。試寫出該電路的邏輯表達式。 A L0 L1 L2 L3 B C D 1 2 3 4 5 6 7 8 9 10 1 2 3 4 5 6 7 8 9 10 11 12 1 2 3 4 5 6 7 8 9 10 DCBADCL 0DCBDCBL 2BDACBALL 03BCADBADCBL 140用用PLDPLD實現(xiàn)邏輯電路的方法與過程實現(xiàn)邏輯電路的方法與過程 用可編程邏輯器件設(shè)計電路需要相應(yīng)的開發(fā)軟件平臺用可編程邏輯器

28、件設(shè)計電路需要相應(yīng)的開發(fā)軟件平臺和編程器，可編程邏輯器件開發(fā)軟件和相應(yīng)的編程器多種和編程器，可編程邏輯器件開發(fā)軟件和相應(yīng)的編程器多種多樣。多樣。可編程邏輯器件設(shè)計電路過程如下圖所示?？删幊踢壿嬈骷O(shè)計電路過程如下圖所示。 電電 路方路方 設(shè)案設(shè)案 計計設(shè)設(shè)計計輸輸入入優(yōu)優(yōu)化化電電路路選選擇擇器器件件編編程程 器時器時 件序件序 功檢功檢 能查能查 特別是一些較高級的軟件平臺，一個系統(tǒng)除了方案設(shè)特別是一些較高級的軟件平臺，一個系統(tǒng)除了方案設(shè)計和輸入電路外，其它功能都可用編程軟件自動完成。計和輸入電路外，其它功能都可用編程軟件自動完成。41例例3: 試用試用PLA實現(xiàn)四位自然二進制碼轉(zhuǎn)換成四位格雷

29、碼。實現(xiàn)四位自然二進制碼轉(zhuǎn)換成四位格雷碼。 （1）設(shè)四位自然二進制碼為）設(shè)四位自然二進制碼為B3B2B1B0，四位格雷碼，四位格雷碼為為G3G2G1G0，其對應(yīng)的真值表如下表所示。，其對應(yīng)的真值表如下表所示。NB3 B2 B1 B0G3 G2 G1 G001234567891011121314150 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1

30、1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0 根據(jù)表列出邏輯函數(shù)并根據(jù)表列出邏輯函數(shù)并簡化，得最簡輸出表達式如簡化，得最簡輸出表達式如下：下：33 BG 23232BBBBG 12121BBBBG 01010BBBBG 42 （2）轉(zhuǎn)換器有四個輸入信號，化簡后需用到）轉(zhuǎn)換器有四個輸入信號，化簡后需用到7個不同的乘積個不同的乘積項，組成項，組成4 個輸出函數(shù)，故選用四輸入的個輸出函數(shù)，故選用四輸入的74PLA實現(xiàn)，下圖是實現(xiàn)，下圖是四位自然二進制碼轉(zhuǎn)換為四位格雷碼轉(zhuǎn)換器四位自然二進制碼轉(zhuǎn)換為四位

31、格雷碼轉(zhuǎn)換器PLA陣列圖。陣列圖。 右圖僅用了七個乘積項，比右圖僅用了七個乘積項，比PROM全譯碼少用全譯碼少用9個，個，實現(xiàn)的邏輯功能是一樣的。從而降低了芯片的面積，提高實現(xiàn)的邏輯功能是一樣的。從而降低了芯片的面積，提高了芯片的利用率，所以用它來實現(xiàn)多輸入、多輸出的復(fù)雜了芯片的利用率，所以用它來實現(xiàn)多輸入、多輸出的復(fù)雜邏輯函數(shù)較邏輯函數(shù)較PROM有優(yōu)越之處。有優(yōu)越之處。 PLA除了能實現(xiàn)各種組合電路外，還可以在或陣列之后除了能實現(xiàn)各種組合電路外，還可以在或陣列之后接入觸發(fā)器組，作為反饋輸入信號，實現(xiàn)時序邏輯電路。接入觸發(fā)器組，作為反饋輸入信號，實現(xiàn)時序邏輯電路。4個輸出個輸出與陣列與陣列或陣

32、列或陣列四個自然二進四個自然二進制碼輸入制碼輸入 33 BG 23232BBBBG 12121BBBBG 01010BBBBG 七個乘積項七個乘積項43 從以上設(shè)計可知，用從以上設(shè)計可知，用PLA設(shè)計電路具有節(jié)省設(shè)計電路具有節(jié)省存儲單元等等優(yōu)點。存儲單元等等優(yōu)點。 但是由于但是由于PLA制作工藝復(fù)雜，并且不具備優(yōu)制作工藝復(fù)雜，并且不具備優(yōu)秀的軟件開發(fā)工具的支持，使得秀的軟件開發(fā)工具的支持，使得PLA的性能價格的性能價格比不理想，使其發(fā)展受到限制。比不理想，使其發(fā)展受到限制。 以后科技工作者發(fā)明了性能價格比更加良好以后科技工作者發(fā)明了性能價格比更加良好的器件可編程陣列邏輯（的器件可編程陣列邏輯（

33、PAL）。）。446.2.3 通用陣列邏輯通用陣列邏輯GAL45 采用采用E2CMOS工藝和靈活的輸出結(jié)構(gòu)，有電擦寫反復(fù)編程的工藝和靈活的輸出結(jié)構(gòu)，有電擦寫反復(fù)編程的特性。特性。 與與PAL相比，相比，GAL的輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出邏的輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出邏輯宏單元輯宏單元OLMC（Output Logic Macro Cell）。）。GAL和和PAL在結(jié)構(gòu)上的區(qū)別見下圖：在結(jié)構(gòu)上的區(qū)別見下圖：PAL結(jié)構(gòu)GAL結(jié)構(gòu) 適當(dāng)?shù)剡m當(dāng)?shù)貫闉镺LMC進進行編程，行編程，GAL就可以就可以在功能上代在功能上代替前面討論替前面討論過的過的PAL各各種類型及其種類型及其派生類型。派生類型

34、。46（一）（一）GAL器件結(jié)構(gòu)和特點器件結(jié)構(gòu)和特點 GAL器件型號定義和器件型號定義和PAL一樣根據(jù)輸入輸出的數(shù)量來確定，一樣根據(jù)輸入輸出的數(shù)量來確定，GAL16V8中的中的16表示陣列的輸入端數(shù)量，表示陣列的輸入端數(shù)量，8表示輸出端數(shù)量，表示輸出端數(shù)量，V則表示輸出形式可以改變的普通型。則表示輸出形式可以改變的普通型。1. GAL16V8的基本結(jié)構(gòu)的基本結(jié)構(gòu)8個輸入緩沖器個輸入緩沖器8個反饋緩沖器個反饋緩沖器一個共用時鐘一個共用時鐘CLK8個輸出緩沖器個輸出緩沖器8個個OLMC472. GAL輸出邏輯宏單元輸出邏輯宏單元OLMC的組成的組成 輸出邏輯宏單元輸出邏輯宏單元OLMC 由或門、異

35、或門、由或門、異或門、D觸發(fā)器、多路選觸發(fā)器、多路選擇器擇器MUX、時鐘控制、使能控制和編程元件等組成，如下圖：、時鐘控制、使能控制和編程元件等組成，如下圖：組合輸出組合輸出時序輸出時序輸出483. 輸出邏輯宏單元輸出邏輯宏單元OLMC組態(tài)組態(tài) 輸出邏輯宏單元由對輸出邏輯宏單元由對AC1(n) 和和AC0進行編程決定進行編程決定PTMUX、TSMUX、OMUX和和FMUX的輸出，共有的輸出，共有5種基本組態(tài)：種基本組態(tài)： 專用輸入組態(tài)、專用輸出組態(tài)、復(fù)合輸入專用輸入組態(tài)、專用輸出組態(tài)、復(fù)合輸入/輸出組態(tài)、寄輸出組態(tài)、寄存器組態(tài)和寄存器組合存器組態(tài)和寄存器組合I/O組態(tài)。組態(tài)。8個宏單元可以處于

36、相同的個宏單元可以處于相同的組態(tài)，或者有選擇地處于不同組態(tài)。組態(tài)，或者有選擇地處于不同組態(tài)。(1) 專用輸入組態(tài)專用輸入組態(tài) ：I/O可以作為輸入端，提供可以作為輸入端，提供給相鄰的邏輯宏單元。給相鄰的邏輯宏單元。 本級輸入信號卻來自本級輸入信號卻來自另一相鄰宏單元。另一相鄰宏單元。 此時此時AC1(n)1，AC00，使使TSMUX輸出為輸出為0，三態(tài)，三態(tài)輸出緩沖器的輸出呈現(xiàn)高輸出緩沖器的輸出呈現(xiàn)高電阻，本單元輸出功能被電阻，本單元輸出功能被禁止。禁止。0 149(2) 專用輸出組態(tài)：專用輸出組態(tài)： 本單元的反饋信本單元的反饋信號和相鄰單元的信號號和相鄰單元的信號都被阻斷。都被阻斷。 異或門

37、的輸出不經(jīng)過異或門的輸出不經(jīng)過D觸發(fā)器，直接由處于使能觸發(fā)器，直接由處于使能狀態(tài)的三態(tài)門輸出。狀態(tài)的三態(tài)門輸出。 通過編程，使第一通過編程，使第一條乘積項經(jīng)過乘積項數(shù)條乘積項經(jīng)過乘積項數(shù)據(jù)選擇器作為或門的輸據(jù)選擇器作為或門的輸入。入。 AC1(n)0，AC00，四路反饋數(shù)據(jù)選擇器四路反饋數(shù)據(jù)選擇器FMUX輸出接在低電輸出接在低電平。平。50（3）寄存器組態(tài)：當(dāng)）寄存器組態(tài)：當(dāng)AC1(n)0，AC01時，如下圖所示。時，如下圖所示?；蜷T的輸入有或門的輸入有8個乘積項。個乘積項。 此時此時OMUX選選中觸發(fā)器的同相輸中觸發(fā)器的同相輸出出Q端作為輸出信號。端作為輸出信號。 反饋輸入信號來自反饋輸入信

38、號來自D觸發(fā)器的反相端。觸發(fā)器的反相端。 OE、CLK作為輸作為輸出緩沖器的使能信號出緩沖器的使能信號和時鐘，為公共端。和時鐘，為公共端。514. GAL是繼是繼PAL之后具有較高性能的之后具有較高性能的PLD，和，和PAL相比，具有以相比，具有以 下特點：下特點：(1) 有較高的通用性和靈活性：有較高的通用性和靈活性：它的每個邏輯宏單元可以根據(jù)它的每個邏輯宏單元可以根據(jù) 需要任意組態(tài)，既可實現(xiàn)組合電路，又可實現(xiàn)時序電路。需要任意組態(tài)，既可實現(xiàn)組合電路，又可實現(xiàn)時序電路。(2) 100可編程：可編程：GAL采用浮柵編程技術(shù)，使與陣列以及邏采用浮柵編程技術(shù)，使與陣列以及邏 輯宏單元可以反復(fù)編程，

39、當(dāng)編程或邏輯設(shè)計有錯時，可輯宏單元可以反復(fù)編程，當(dāng)編程或邏輯設(shè)計有錯時，可 以擦除重新編程、反復(fù)修改，直到得到正確的結(jié)果，因以擦除重新編程、反復(fù)修改，直到得到正確的結(jié)果，因 而每個芯片可而每個芯片可100編程。編程。(3) 100%可測試：可測試：GAL的宏單元接成時序狀態(tài)，可以通過測的宏單元接成時序狀態(tài)，可以通過測 試軟件對它們的狀態(tài)進行預(yù)置，從而可以隨意將電路置試軟件對它們的狀態(tài)進行預(yù)置，從而可以隨意將電路置 于某一狀態(tài)，以縮短測試過程，保證電路在編程以后，于某一狀態(tài)，以縮短測試過程，保證電路在編程以后， 對編程結(jié)果對編程結(jié)果100可測?？蓽y。(4) 高性能的高性能的E2COMS工藝：工藝

40、：GAL具有高速度、低功耗的特具有高速度、低功耗的特點，并且編程數(shù)據(jù)可保存點，并且編程數(shù)據(jù)可保存20年以上。年以上。52（二）（二）GAL器件的編程方法和應(yīng)用器件的編程方法和應(yīng)用 對對GAL編程是設(shè)計電路的最后一個環(huán)節(jié)。除了對與陣編程是設(shè)計電路的最后一個環(huán)節(jié)。除了對與陣列編程之外，還要對邏輯宏單元進行編程，以達到預(yù)定的輸列編程之外，還要對邏輯宏單元進行編程，以達到預(yù)定的輸出邏輯關(guān)系。出邏輯關(guān)系。目前目前GAL的編程方法有兩種：的編程方法有兩種： 一種是早期的一種是早期的GAL器件編程需要使用專門的編程器，將器件編程需要使用專門的編程器，將需要編程的需要編程的GAL器件插入編程器進行編程，然后將

41、編程后的器件插入編程器進行編程，然后將編程后的GAL器件連接在電路中的系統(tǒng)。器件連接在電路中的系統(tǒng)。 另一種是新一代的另一種是新一代的GAL器件，可以脫離開編程器，直接器件，可以脫離開編程器，直接在設(shè)計者的電路系統(tǒng)上編程。在設(shè)計者的電路系統(tǒng)上編程。 這樣應(yīng)當(dāng)具備這樣應(yīng)當(dāng)具備GAL編程的開發(fā)系統(tǒng)：編程的開發(fā)系統(tǒng)：軟件開發(fā)平臺軟件開發(fā)平臺和和硬硬件編程設(shè)備件編程設(shè)備，而軟件平臺是不可缺少的。，而軟件平臺是不可缺少的。53 與與PAL、GAL相比，相比，CPLD的集成度更高，有更多的的集成度更高，有更多的輸入端、乘積項和更多的宏單元；輸入端、乘積項和更多的宏單元；每個塊之間可以使用可編程內(nèi)部連線每個

42、塊之間可以使用可編程內(nèi)部連線(或者稱為可編程或者稱為可編程的開關(guān)矩陣的開關(guān)矩陣)實現(xiàn)相互連接。實現(xiàn)相互連接。CPLD器件內(nèi)部含有多個邏輯塊，每個邏輯塊都相當(dāng)于器件內(nèi)部含有多個邏輯塊，每個邏輯塊都相當(dāng)于一個一個GAL器件器件;6.2.4復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件CPLD54 邏輯塊 邏輯塊 邏輯塊 邏輯塊 邏輯塊 邏輯塊 邏輯塊 邏輯塊 一、一、 CPLD的結(jié)構(gòu)的結(jié)構(gòu) 可 編 程 內(nèi) 部 連 線 矩 陣 I/O I/O 更多成積項、更多宏單元、更多的輸入信號。更多成積項、更多宏單元、更多的輸入信號。55通用的通用的CPLD器件邏輯塊的結(jié)構(gòu)器件邏輯塊的結(jié)構(gòu) 內(nèi)部內(nèi)部可編可編程連程連線區(qū)線

43、區(qū) n n 宏單元宏單元 1 1 宏單元宏單元 2 2 宏單元宏單元 3 3 可編可編程乘程乘積項積項陣列陣列 乘積乘積項分項分配配 宏單元宏單元 m m 內(nèi)部內(nèi)部可編可編程連程連線區(qū)線區(qū) m m m m I/OI/O 塊塊 Xilnx XG500: 90個個36變量的乘積項變量的乘積項,宏單元宏單元36個個Altera MAX7000:80個個36變量的乘積項變量的乘積項,宏單元宏單元16個個56 到上一個宏單元到上一個宏單元 來自上一個宏單元來自上一個宏單元 乘積項分配電路乘積項分配電路 G G3 3 S S8 8 G G2 2 G G1 1 S S6 6 S S7 7 乘積乘積項置項置位

44、位 全局復(fù)位全局復(fù)位 M M2 2 S S1 1 S S2 2 S S3 3 S S4 4 S S5 5 1 1 0 0 M M1 1 M M4 4 G G5 5 G G4 4 全局時鐘全局時鐘 3 3 S S R R D/TD/T C CLKLK FFFF M M5 5 全局置位全局置位 乘積項乘積項復(fù)位復(fù)位 乘積項輸出使能乘積項輸出使能 OEOE M M3 3 到內(nèi)部可編到內(nèi)部可編程連線區(qū)程連線區(qū) PTOE PTOE 到下一個宏單元到下一個宏單元 來自下一個宏單元來自下一個宏單元 到到 I/OI/O 單元單元 OUTOUT 到到 I/OI/O 單元單元 3 3 XG500系列乘積項分配和宏

45、單元可編程可編程數(shù)據(jù)分配數(shù)據(jù)分配器器可編程數(shù)據(jù)可編程數(shù)據(jù)選擇器選擇器宏輸出宏輸出57可編程內(nèi)部連線可編程內(nèi)部連線可編程內(nèi)部連線的作用是實現(xiàn)邏輯塊與邏輯塊之間、邏輯塊與可編程內(nèi)部連線的作用是實現(xiàn)邏輯塊與邏輯塊之間、邏輯塊與I/O塊之間以及全局信號到邏輯塊和塊之間以及全局信號到邏輯塊和I/O塊之間的連接。塊之間的連接。 連線區(qū)的可編程連接一般由連線區(qū)的可編程連接一般由E2CMOS管實現(xiàn)。管實現(xiàn)?？删幊踢B接原理圖可編程連接原理圖 內(nèi)部連線內(nèi)部連線 宏單元或宏單元或I/O 連線連線 E2CMOS 管管 T 當(dāng)當(dāng)E2CMOS管被編程為導(dǎo)通時，管被編程為導(dǎo)通時，縱線和橫線連通；未被編程為截縱線和橫線連通；

46、未被編程為截止時，兩線則不通止時，兩線則不通。58I/O單元是單元是CPLD外部封裝引腳和內(nèi)部邏輯間的接口。每個外部封裝引腳和內(nèi)部邏輯間的接口。每個I/O單元對應(yīng)一個封裝引腳，對單元對應(yīng)一個封裝引腳，對I/O單元編程，可將引腳定單元編程，可將引腳定義為輸入、輸出和雙向功能。義為輸入、輸出和雙向功能。 I/O單元單元 到其他到其他 I/O 單單元元 輸入緩沖輸入緩沖 輸出緩沖驅(qū)輸出緩沖驅(qū)動動 VCCINT D1 D2 VCCIO I/O 1 0 M 到到內(nèi)內(nèi)部部可可編編程程連連線線區(qū)區(qū) OUT PTOE 來來自自宏宏單單元元 全全局局輸輸出出使使能能 可編程可編程接地接地 可編程可編程 上拉上拉

47、 擺率擺率控制控制 到其他到其他 I/O 單元單元 r r r OE 數(shù)據(jù)選擇器數(shù)據(jù)選擇器提供提供OE號。號。OE=1, I/O引引腳為輸出腳為輸出59二、二、CPLD編程簡介編程簡介編程過程（編程過程（Download或或Configure）：將編程數(shù)據(jù)寫入這些）：將編程數(shù)據(jù)寫入這些單元的過程。單元的過程。用戶在開用戶在開發(fā)軟件中發(fā)軟件中輸入設(shè)計輸入設(shè)計及要求。及要求。檢查、分析檢查、分析和優(yōu)化。完和優(yōu)化。完成對電路的成對電路的劃分、布局劃分、布局和布線和布線編程的實現(xiàn)：由可編程器件的開發(fā)軟件自動生成的。編程的實現(xiàn)：由可編程器件的開發(fā)軟件自動生成的。生成生成編程編程數(shù)據(jù)數(shù)據(jù)文件文件寫入寫入CPLD60計算機根據(jù)用戶編寫的源程序運行開發(fā)系統(tǒng)軟件，產(chǎn)生