4對2編碼器軟件設(shè)計報告_第1頁
4對2編碼器軟件設(shè)計報告_第2頁
4對2編碼器軟件設(shè)計報告_第3頁
4對2編碼器軟件設(shè)計報告_第4頁
全文預(yù)覽已結(jié)束

下載本文檔

版權(quán)說明:本文檔由用戶提供并上傳,收益歸屬內(nèi)容提供方,若內(nèi)容存在侵權(quán),請進(jìn)行舉報或認(rèn)領(lǐng)

文檔簡介

1、報告內(nèi)容一、各類設(shè)計環(huán)節(jié)的性質(zhì)、目的與任務(wù)本軟件設(shè)計是一門專業(yè)基礎(chǔ)實踐課,是C或C+語言等課程的后續(xù)實踐課程。本軟件設(shè)計的目的和任務(wù):1使學(xué)生全面了解如何應(yīng)用該硬件描述語言進(jìn)行高速集成電 路設(shè)計;2通過軟件使用、設(shè)計與仿真環(huán)節(jié)使學(xué)生熟悉EDA-VHDL開發(fā)環(huán)境;3.通過對基本題、綜合題的設(shè)計實踐,使學(xué)生掌握硬件系統(tǒng)設(shè)計方法 (自底向上或自頂向下),熟悉VHDL 語言三種設(shè)計風(fēng)格,并且培養(yǎng)學(xué)生應(yīng)用VHDL語言解決實際問題的能力。二、設(shè)計內(nèi)容、學(xué)時分配及基本要求本軟件設(shè)計安排兩周的實踐,要求:設(shè)計及仿真工具的安裝與熟悉;選擇并完成一個基本課題(16學(xué)時);選擇并設(shè)計一個綜合課題(24學(xué)時)。三、課

2、題內(nèi)容:(一)基本題設(shè)計一個4對2編碼器(輸入:I3 I2 11 10輸出:A B),真值表如圖3。I3I2I1I0AB000100001001010010100011圖31. 對選題的理解 (題目要求概述)在數(shù)字系統(tǒng)中,常常需要將某一信息(輸入)變換為某一特定的代碼(輸出)。把二進(jìn)制碼按一定的規(guī)律排列,例如8421碼、格雷碼等,使每組代碼具有一特定的含義(代表某個數(shù)字或是控制信號)稱為編碼。具有編碼功能的邏輯電路稱為編碼器。編碼器有若干個輸入,在某一時刻只有一個輸入被轉(zhuǎn)換為二進(jìn)制碼。例如8線-3線編碼器和4線-2線編碼器分別有8輸入、3位輸出和4位輸入、2位輸出。根據(jù)4-2編碼器的真值表得出

3、邏輯表達(dá)式 為 A=I2 ; B=I1 + I3。2. 系統(tǒng)分析(系統(tǒng)原理圖,算法框圖,設(shè)計要點、難點和特色點)系統(tǒng)原理圖: I<3:0>A<1:0>算法框圖:編碼器有若干個輸入,在某一時刻只有一個輸入被轉(zhuǎn)換為二進(jìn)制碼。根據(jù)真值表看出, 具有一個編碼狀態(tài)的,編碼只是完全正確的。但是,對于多個編碼狀態(tài),則編碼是沒有意義的。從中得到一個啟示,它的輸入中只能有一個被編碼信號,也就是說它們之間是有約束的。而如何正確輸入和通過調(diào)節(jié)時鐘顯示正確輸出是本環(huán)節(jié)最大難點。3. 邏輯仿真圖及功能分析口a曰jn_n_n_n_n_rT_mT_n_mi_rm_n_nnw滋ULJ9"ti

4、| %q nsO Tin-J- Jfctl越 12tB2L«回岡由 QuzLEtus II C:/altera/9DTp2/>q.uiartiu.3'/d2p bui 1 dE-r/tiK 2b*4 2 5ib.vl1 atian Eep>DEt Sinulatlan. Vtayef dtbjs.j It dL I; av-lala$iTt.Tcf+ri'S令 Strtus .!L fh w rajncl n i pniint i. Faci!i.i.i.iLf "Jool i. ndev |tilp務(wù) bmiZvhd醪 Co«piik

5、nHepo<i FkwSunmMF | 邑 tm4 2.,ml| 運(yùn) A55»j-*nerJ EcfcxhW«r TgPir曲Ont396Sm| 發(fā) R TL VienerHEr-srehyTypife射1«.O M60.0 as IlKrirchk Lixl Fhd /lji±a:Into*? Iil£q>ZntarIn3 mtCK 5jBmZO0 X Ptwwwig 54| 人 E訕e kA? 入 瑪 入 Wsmg 國 人 EicMWBinngXX StppcTwdlE) X Ban /Ha EF KT = jLV Ln xt

6、口葉匸十會*鳴童F*會*會自寸曉* «*卡力乍會點曾*1#* PF *會*會耆啣耆* !»*!»!* |l噸!貝unni口ij OLiaEtiLS II ArtialjsLa c SyntbeslfCUithii?測.TCU.jmyt昨弓-114.聞-VElT4_M,t:tlTjjgi_fll4*-0Ctl b>4_3 -C blk4_ZFound. 2 design uaits* includi口g L entities in somEcfr file bn4_2¥hdIlBiljDriirln eairity "baflZ"

7、- tor cht top level biec-aEhyl4)leBenu<3 6 dtlee xesDucces t£u-t: snai«sis - 6e Clnal Etfloutc« counEbe diC£(teni:unxtua II AniiLyrif 召 SintJiesiff was fufceaflul. 0 eziQis,. 0 n-Qiiri4.時序仿真及分析爲(wèi)r競口尬crgimrrT丄yi |Mee>. 0 «1120韻 | # | |l賓如工1 L«m結(jié)果分析:4-2編碼器的邏輯功能就是把輸入的

8、每一個高低電平信號編成一個對應(yīng)的二進(jìn)制 代碼。4-2編碼器有4個輸入A0A3 , 2個輸出Y0Y1。其中任何時刻輸入只能有一個取 值為1,并且有一組對應(yīng)的2進(jìn)制碼輸出。結(jié)果分析: 將輸入時鐘調(diào)整為 a3=5ns,a2=10ns,a1=15ns,a0=20ns 后,對照真值表觀察實 驗數(shù)據(jù)正確。5.調(diào)試過程與問題 完成代碼編寫的時刻其實我是激動的, 靠自己摸索下調(diào)試出了時序仿真圖形, 但在對照 真值表和代碼之后發(fā)現(xiàn)無法驗證仿真的正確性, 又仔細(xì)校對了代碼仍不正確, 在咨詢老師后, 將更改為的功能仿真后,結(jié)果與真值表和程序相對應(yīng),表明程序編寫正確。6.體會和建議 體會:這是第一次接觸 VHDL 語

9、言,通過查閱參考書,從零做起,從實際的題目中一 點一點了解了 VHDL 語言的用法。先理解書上一些實際的例題,然后自己去更改、編寫程 序,從而完成了實驗課題。只有通過自己動手實驗,才能更快的掌握新的知識,才能發(fā)現(xiàn)純 理論學(xué)習(xí)中發(fā)現(xiàn)不了的問題。 無論是基本題還是綜合題在實驗過程中都是遇到了各種各樣的 問題,困難重重,通過自己的努力完成這次實驗收獲還是不小的。建議:增加老師講解如何使用軟件模塊,以減少在不必要的地方浪費(fèi)大量的時間。7.附錄( VHDL 源程序)library ieee;use ieee.std_logic_1164.all;entity bm4_2 isport(a:in std_logic_vector(3 downto 0);b:out std_logic_vector(1 downto 0);end bm4_2;architecture rtl of bm4_2 isbeginprocess(a)begincase a is when"0001"=>b<="00"when"0010"=>b<="01"whe

溫馨提示

  • 1. 本站所有資源如無特殊說明,都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等,如果需要附件,請聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙,網(wǎng)頁內(nèi)容里面會有圖紙預(yù)覽,若沒有圖紙預(yù)覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 人人文庫網(wǎng)僅提供信息存儲空間,僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理,對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯,并不能對任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容,請與我們聯(lián)系,我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時也不承擔(dān)用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論