中頻處理部分

1、中頻處理子系統(tǒng)1引言1.1引入軟件無線電的關(guān)鍵技術(shù)：第一，需要研究一個(gè)開放式、可擴(kuò)展、標(biāo)準(zhǔn)化的 軟件、硬件平臺(tái)結(jié)構(gòu)。第二，需要研究實(shí)現(xiàn)適合于軟件無線電系統(tǒng)的高性 能射頻、數(shù)字信號(hào)處理器件。笫三，需要研究適合于軟件無線電的多波段、 多速率、多模式信號(hào)接收理論和實(shí)現(xiàn)方法。 一方而由于軟件無線電在髙中頻甚至是在射頻進(jìn)行數(shù)字化，這樣可以減少模擬環(huán)節(jié), 使得前端引入的噪聲更少，信號(hào)失真更小，電路更簡潔、軟件無線電和普通的窄帶 接收機(jī)相比，瞬時(shí)處理的帶寬更寬，動(dòng)態(tài)范用更大、可擴(kuò)展性更好。另一方而目前市場上的A/D轉(zhuǎn)換器的采樣頻率不能達(dá)到射頻所發(fā)射的頻率，因此涉 及到變頻至中頻。12作用 完成髙速ADC、髙

2、速DAC、數(shù)字下變頻（DDC）、數(shù)字上變頻（DUC）功能； 芯片通過監(jiān)控子系統(tǒng)進(jìn)行配苣才能正常工作，實(shí)現(xiàn)模擬信號(hào)和數(shù)字基帶信號(hào)的互相轉(zhuǎn)換 數(shù)字上變頻（DUC）和數(shù)字下變頻（DDC）功能逐漸由FPGA來實(shí)現(xiàn)；使用FPGA既 可以實(shí)現(xiàn)載波選頻產(chǎn)品，也可以實(shí)現(xiàn)寬帶選頻產(chǎn)品；2組成2.1 ADC前端驅(qū)動(dòng)電路一常用器件2.1.1 Transformer包含兩類：普通的transformer或者baluna）無源器件，不會(huì)給ADC前端帶來額外的噪聲，影響ADC SNR性能的測量；b）可以有效地隔離信號(hào)源地直流分量：c）使用不同匝數(shù)比的transformer,可以方便地實(shí)現(xiàn)升壓或者降壓d）應(yīng)用電路簡單，調(diào)試

3、方便：有源器件（運(yùn)放等）a）可以提供增益輸入，但是由于是有源器件，產(chǎn)生的噪聲會(huì)影響到ADC的SNR性能;b）外用電路較復(fù)雜，設(shè)計(jì)時(shí)需要考慮運(yùn)放的輸岀阻抗、setting time等指標(biāo)與ADC芯片的接口：C）由于增益帶寬積的存在，在寬帶應(yīng)用中受到限制?；谝陨咸攸c(diǎn)的考慮,我們的設(shè)計(jì)中一般使用transformer來驅(qū)動(dòng)ADC。2.2 ADC前端驅(qū)動(dòng)電路一Trans的主要指標(biāo)insertion loss（插入損耗）實(shí)際的transformer都會(huì)有插損，中頻應(yīng)用中一般在ldB以下/ADT1-1WT INSERTION LOSS160320480640 8CCFREQUENCY (MHz).8.4

4、.0.6.2.8.42 2 21.1.cio. § SSO1 NOLLWaSNIinput return loss （輸入端回波損耗）：允許用戶設(shè)汁匹配電路在某些頻段滿足transformer的 響應(yīng)特性magnitude imbalance 和 phase imbalance （幅度不平衡和相位不平衡）：理想的 transformer 的差分端信號(hào)應(yīng)該是幅度相同相位相反的，實(shí)際的巴倫總存在幅度和相位的不平衡。這種不 平衡經(jīng)過ADC的傳輸特性后就會(huì)導(dǎo)致ADC的輸出信號(hào)中存在偶次諧波分量。而且根據(jù)理 論分析，相位不平衡對偶次諧波分量的影響更大。23 ADC前端驅(qū)動(dòng)電路一設(shè)計(jì)注意事項(xiàng)設(shè)計(jì)

5、時(shí)盡量選用相位、幅度不平衡較小的transformer,在中頻頻率低于100MHz時(shí)，不 平衡帶來的影響較小，可以選擇單transformer；在中頻頻率髙于100MHz時(shí)，一泄要選用雙 巴倫或者雙transformer來減小不平衡的影響。下圖是采用單transformer雙巴倫和雙 transformer時(shí)，幅度不平衡和相位不平衡隨頻率的變化曲線S1JGLE XR4RDOUBLE XFMR DOUBLE BALUN/R八IM10M1O0M1GFREQUENCY (HZ)e.5.o.5.o.5o.5.o.s5-4.4.X3.ZC41.1.0. ffip) scwnvgs- aonlndnv10

6、0k70一 SINGLE XFMRDOUBLE XFMAUQUKLtBALUN/i/L605040J02010茅5>心a30NV1«i100*1W100*1FREQUENCY (Hz)由圖可以看出，在髙于100MHz的應(yīng)用時(shí)單transformer的相位不平衡度惡化很嚴(yán)重， 使用雙巴倫或者雙transformer可以有效地改善相位不平衡，代價(jià)就是幅度不平衡有些增加, 前述分析也指岀，幅度不平衡對二次諧波的惡化貢獻(xiàn)很小，因此總的二次諧波分量是減小的。設(shè)計(jì)時(shí)，使用雙巴倫的設(shè)計(jì)可以根據(jù)需要只焊接一個(gè)巴倫從而節(jié)省單板成本，因此相 對雙transformer的結(jié)構(gòu)來說更靈活，實(shí)際中應(yīng)用較

7、多。由于匝數(shù)比髙的transformer中不平衡問題較難解決，因此在設(shè)計(jì)中盡量選用1:1的transformer或巴倫。目前公司較多的1:1的transformer有ADT1-1WT, TC1-1T,巴倫有 ETC1-M3 (Maba-007159). TC1113 等。阻抗匹配的設(shè)汁，目的：從transformer輸入端看進(jìn)去的阻抗為50歐姆，可以在初級(jí)進(jìn) 行匹配，也可以在次級(jí)進(jìn)行匹配。Rin = 58卿 66Q+(501唧1000Q) = 50.65QANALOG INPUT SIGNALADT4-1WTRtAINAD6645AINmF1o s08.S8其中 RT=60.4Q, Rs=25

8、Q> 則Rin = 60.4Q= 49. IQ差分線到ADC的模擬輸入口之間一般串一個(gè)小電阻用于隔離ADC內(nèi)部的開關(guān)信號(hào)對 信號(hào)源的影響，布局時(shí)串阻要盡量靠近ADC側(cè)：如果ADC要求輸入的差分模擬信號(hào)具備共模電壓輸入，注意加共模電壓的方法0.1pF2VP-PLbAD6655VM- C*JLf !C何 49Mntial Double 如un Input (oigwationC23B5. IIAE-7L-JV/T52,V1K*Tl 曲sec ctcJI嚴(yán)=仝血|釣。刀=二C35S ? V1H-'ll1，”昨.J W 7CH02-p£2.4 A/D原理 采樣：奎斯特采樣：A&

9、gt;2/r._max帶通信號(hào)采樣：2( V= 0,1,2,3.)In +12/z + l且2(九-九)=2B 量化：舍入法和截?cái)喾ā?編碼主要性能 轉(zhuǎn)換靈敏度假設(shè)一個(gè)A/D器件的性能輸入電壓范圍為(-V, V),轉(zhuǎn)換位數(shù)為n,即 它有2n個(gè)量化電平，則它的量化電平為 V=2V/2n，其中AV也可以稱之為 轉(zhuǎn)換靈敏度。A/D轉(zhuǎn)換器的位數(shù)越多，器件的電壓輸入范圍越小，它的轉(zhuǎn)換靈 敏度越髙，也代表能分辨轉(zhuǎn)換過后的量化電平越多，精度越高。 信噪比(SNR)在量化過程中，存在量化噪聲，通過A/D的信噪比指標(biāo)需要衡量A/D器 件對系統(tǒng)信號(hào)的影響?？梢酝ㄟ^提髙采樣頻率，或者降低模擬信號(hào)帶寬都可以 改善A/

10、D轉(zhuǎn)換器的信噪比。因此，有必要在A/D采樣之前加一個(gè)帶通(或低 通)濾波器，限制信號(hào)帶寬。也可以利用數(shù)字濾波器，對采樣后的數(shù)拯進(jìn)行濾 波，把噪聲功率濾除，提髙信噪比。 有效轉(zhuǎn)換位數(shù)(ENOB)由于A/D轉(zhuǎn)換部件不能做到完全線性，總會(huì)存在零點(diǎn)幾位乃至一位的精 度損失，從而影響/AD的實(shí)際分辨率，降低轉(zhuǎn)換位數(shù)。有效轉(zhuǎn)換位數(shù)可以通過 測量各頻率點(diǎn)的實(shí)際信噪比來計(jì)算?？偟膩碚f，信號(hào)越大，信號(hào)頻率越低，所 能得到的有效轉(zhuǎn)換位數(shù)越多。 孔徑誤差這是由于模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)需要一泄時(shí)間來完成采樣、量化、編碼 等工作引起的。對于一個(gè)動(dòng)態(tài)模擬信號(hào)。在A/D轉(zhuǎn)換器接通的孔徑時(shí)間里，輸入的模擬信號(hào)的不確立導(dǎo)致輸出

11、的不確左誤差。在很多A/D轉(zhuǎn)換器芯片內(nèi) 有個(gè)采樣保持電路（采樣保持放大器SHA）,對于A/D器件而言，在滿足采樣 左理情況下，英所能處理的追高頻率取決于SHA的孔徑時(shí)間。也就是SHA決 左A/D的最高工作頻率，而A/D編碼速度決泄了 A/D的采樣速率。無雜散動(dòng)態(tài)（SFDR）無雜散動(dòng)態(tài)是指在第一 Nyquist區(qū)內(nèi)測得信號(hào)幅度的有效值與最大雜散分 量有效值之比的分貝數(shù)。反映的是在A/D輸入端存在大信號(hào)時(shí)，能檢測出有 用小信號(hào)的能力。2.5 DDC2.5.1引入在數(shù)字信號(hào)處理中，采樣后的數(shù)據(jù)速率越來越高，這對數(shù)字信號(hào)處理也提岀了 更高的要求，為了達(dá)到這種要求，一個(gè)辦法是提髙數(shù)字信號(hào)處理的速率；另一

12、個(gè)辦 法是對采樣后的數(shù)據(jù)進(jìn)行降速處理。DDC在這樣的環(huán)境下便應(yīng)運(yùn)而生了。2.5.2原理數(shù)字下變頻DDCADCX(n)基帶信號(hào)處理圖1 DDC原理圖2.5.3功能將髙速A/D轉(zhuǎn)換器的輸岀信號(hào)送入數(shù)字下變頻器：經(jīng)兩個(gè)相乘器所構(gòu)成的混頻器后，將輸入的數(shù)字信號(hào)和復(fù)正弦信號(hào)產(chǎn)生器產(chǎn)生的正交正弦信號(hào)相乘，相乘結(jié) 果為I、Q兩路信號(hào)：再分別經(jīng)髙抽取濾波器和CIC（積分梳狀濾波器）進(jìn)行處理。其輸岀是數(shù)據(jù)流的頻率降低至基帶信號(hào)頻率。滿足了 FPGA處理信號(hào)的能力。DDC：信道化操作，降低基帶信號(hào)速率，便于基帶數(shù)據(jù)處理；數(shù)字下變頻的濾波器設(shè)計(jì)對 于頻率選擇性以及時(shí)延等指標(biāo)起決怎性作用：同時(shí)濾波器也決左了整機(jī)的阻塞

13、特性。2.6 D/A數(shù)模轉(zhuǎn)換器2.7 DUCDUC：各載波合路，增加數(shù)據(jù)速率，減輕模擬中頻濾波器的設(shè)計(jì)壓力。3案例分析3.1輸出低噪整體抬起問題描述：AD9779輸岀之后低噪整體抬起；原因分析：該問題的原因可能有：AD9779虛焊或短路：GC5016 （DUC芯片）虛焊，導(dǎo) 致某一位無輸出：解決方法及步驟：> 檢查AD9779焊接是否有虛焊或斷路。若有短路，進(jìn)行返修；若無短路進(jìn)入第2步:> 使用示波器檢査GC5016輸出給AD9779的32根數(shù)據(jù)線（頂層和底層各16根）是 否都有信號(hào)。若只有某一位無信號(hào)，證明是GC5016虛焊，需要進(jìn)行返修：若都有 信號(hào)，進(jìn)入第3步。> 單板

14、進(jìn)入測試模式，檢査GC5016是否配置正常。若配置不正常，檢査LPC2214 焊接是否有短路或者虛焊并進(jìn)行返修，返修后仍配置不正常則將GC5016進(jìn)行返修: 若配宜正常，則更換AD9779.3.2數(shù)字部分增益減少問題描述：DAC5682輸岀之后數(shù)字部分增益減少8dB左右；原因分析：DAC5682配置不正確或者焊接異常（虛焊或短路）；DAC輸岀后射頻鏈 路不正常引起：解決方法及步驟：> 肉眼檢査DAC5682是否焊接有問題，若沒用問題，進(jìn)入第2步：> 如果有條件找同樣的模塊測試DAC5682輸出是否正常，若不正常，檢查配置是 否正常，有必要時(shí)重新配置，若正常，進(jìn)入第3步：> 由

15、于問題歸結(jié)于射頻鏈路，因此變得有順序性，一路一路排查。備注：W+G多模項(xiàng)目中，由于DAC5682輸岀之后的濾波電路有一些復(fù)雜且為岀現(xiàn)問 題的所在，難以定位測試點(diǎn)，對焊接帶來了一泄的影響。3.3增益受控問題描述：模塊聯(lián)調(diào)時(shí)，后一級(jí)增益受控；原因分析：為了使得設(shè)備在輸入不穩(wěn)左的情況下，輸出電平保持一定的范用，因此在 數(shù)字系統(tǒng)中引入了 AGC的問題，而引起上述問題的原因，絕大多數(shù)因?yàn)?前級(jí)調(diào)試增益超過指標(biāo)或者幾近臨界，造成AGC受控，而引起的問題： 解決方法及步驟：> 單測前級(jí)增益，看是否在指標(biāo)范用之內(nèi)，如不在或者臨界，降低前級(jí)增益，盡疑 使英滿足指標(biāo)，且留有一泄余量：> 測聯(lián)調(diào)增益，增

16、加后級(jí)增益，使英滿足整個(gè)數(shù)字板鏈路增益的要求：附：1、關(guān)于實(shí)現(xiàn)AGC的問題：例如：A/D輸岀是11位數(shù)據(jù)，而第一位是符號(hào)位為0,此時(shí)軟件內(nèi)部會(huì)有高門限值和 低門限值的350=11 0101 0000, 300=11 0000 0000,這兩個(gè)值是通過系統(tǒng)的ALC轉(zhuǎn)換后的值 和實(shí)際測試得到的。當(dāng)A/D輸出值超過最高門限的時(shí)候，軟件會(huì)對衰減累加一的操作，之 后繼續(xù)判斷是不是在規(guī)左的門限之內(nèi)，直到AGC穩(wěn)左，當(dāng)累加到63=llllll=31.5dB的時(shí)候, PE4302全部壓下去，同時(shí)，監(jiān)控端送來的值會(huì)累加衰減值同時(shí)作用，但是最大也不能超過 31.5dB,至于我們所看到的OMT軟件中設(shè)置值只能以ld

17、B步進(jìn)，這是監(jiān)控的軟件設(shè)置，理 論上是可以0.5dB步進(jìn)的。有一些項(xiàng)目內(nèi)部設(shè)左溫補(bǔ)，意思是PE4302中一部分要預(yù)留給溫補(bǔ)，同樣用查表確泄衰 減配巻系數(shù)的算法和PE4302是一樣的。只是衰減值送給的對象不一樣而已。2、關(guān)于AD之后信號(hào)的測量方法：很多時(shí)候一旦涉及到數(shù)字部分岀問題的時(shí)候，我們幾乎束手無策，如果一步一步來，當(dāng) 然最開始的就是ADT，至于AD之后的信號(hào)怎么去判斷它是否正確與否：假使ADC輸出的數(shù)據(jù)速率為61.44MHz,因此N位數(shù)據(jù)輸出的頻率都是61.44M,這個(gè) 是用示波器可以看到的，而對于數(shù)據(jù)經(jīng)過AD之后變換成數(shù)字信號(hào)的大小，這個(gè)是需要在同 一時(shí)間下看到的，也就是說需要一個(gè)具備1

18、1個(gè)探頭的示波器同時(shí)看具體一個(gè)時(shí)刻的值，這 樣的方法基本上也是不可能的了，因此需要通過SSCOM査看內(nèi)部寄存器來確左AD之后 的數(shù)據(jù)是否正常。4常用芯片引腳定義應(yīng)用4.1 AD80141U) OVER249IOTTR251 E3214 Diaioirri) 0 API血丙詞 ¥吐心我AT可 U AQNlblJT?R-.J 10987 6 5 43210CIFCCD1DIDDDDD3DDDD D QNDdZADiaiOUTOKJ 24匕遼生就H 、muoim4 QN 応UT3 孑 AD】42UT2 | ；'440JT；ADSO141REFB REFTV1N+ VIMAVISZ&

19、#177;=CL5D.luF8014i 咖亠30141 DV33ONUNacAEaQQA 匕 Q§SQQOAVQQSQQ5QOAYQOAVaNoMCI aNoEa aNoMd QZD ONoq QNOU azo< QZD ONOq mso WO§5W so NMd 心K-LL- -t-rIorj-I:12 527143 LK<E247_f1-6, 9-14：數(shù)字輸出腳；30, 31：模擬差分輸入腳;18, 19, 20： SPI 總線;38, 39：時(shí)鐘腳；引腳定義見表1Pin No.MnetnonicDescription0,21,23,29,32,37,41

20、AGNDAnalog Ground. (Pin 0 is the exposed thermal pad on the bottom of the package.)2to6,9to 14DO (USB) to D10 (MS8)Data Output Bits.7,1647DRGNDDigital Output Ground.8,17,48DRVDDDigital Output Driver Supply (1.8 V to 3.3 V.15OROut-of-Range Indicator.18SDIO/DCSSerial Port Interface (SPI)» Dm Inpu

21、vOutput (Serial Port Mode); Duly Cycle Subilizer Select (External Pin Mode). See Table 10.19SCLK/DFSSerial Port Interface (SP1) Clock (Serial Port Mode); Data Format Select Pin (External Pin Mode). See Table 10.20CSBSerial Port Interface (SPI)Chip Select (Active Low).22,24,33.40,42AVDDAnalog Power S

22、upply.25SENSEReference Mode Selection. See Table 926VREFVoltage Reference Input/Output.27REFBDifferential Reference (-).28REFTDifferential Reference (+).30VIN+Analog Input Pin .31VIN-Analog Input Pin (-).34CMLCommon-Mode Lewi Bias Output.35RBIASExternal Bias Resister Connection. A 1OkQ resister must

23、 be connected between this pin and analog ground (AGND).36PDWNPov/er-Down Function Select.38CLK+Clock Input (+)39CLK-Cock Input (-).43OEBOutput E ruble (Active Low).44DCOData Clock Output.1,45.46NCNo Connection.4.2 AD80206拐角泄義和封裝說明aoaa cs mkaLLs msu 99Q£aa 99 QQ>Q z ozsoo s ON/QLa 69 ON/S3O

24、09 aoa/sco L9 comow Z9 CDza/gsa 09 02 otto P9DRVDDD6B.D3BD7B.D4BD8B.D5BD9B.D6BD10B.D7BD11BD8DD12B.D9BD13B.D10BDCOBDIZOAD0A.NCD1A.NCD2A/NCD3dD0AD4A.D1A123456789l.AN1INDICATORAD80206PARALLEL CMOSTOP VIEW(Not to Scale)OUTPUT PIN NAMES REFLECT14.BR DECIMATED MODEf11-BIT NON-DECIMATED MODE46 AVDD45 AVDD4

25、2 RBIAS41 CML40 SENSE39 VREF37INMj36 SO)35 DNC34 PDWN33 MODE<8 LC WCH oe vkh 63 VOCH 8C <05EF9:8905 <S.IQ sQa>Q q V9QS0 W V99W0 & aaAaa oz QZOCQ 6L<b9wa BL<c9v9a =<z9gaADC Power Supplies20,64DRGNDGroundDigital Ojtput Ground1,21DRVDDSupplyDigital Ojtp<it Driver Supply (1.8

26、 Vto 3.3 V|.24,57DVDDSupplyDigits I Pov/er Supply(l.8 VNom m31).36,43,46AVDDSupplyAnalog Power Supply |1 EV Nominal).35DNCDo Mot Connect.0AGND&oundAnalog Grourd Pin 0 k rhe exposed thermal pad on rhe bottom of the packagADC Analog37VIM4-AInputDiffers nt al Analog Input Pin (+) far Channel A38VIN

27、-AInputDifferent al Analog Input Pin |-) fee Channel A44VIN4-BInpurDifferential Analcg Input Pin |+) fee Channel B43YIN-8InputDifferent al Analog Input Ph I-) fee Channel B39VREFInpui/OutpuiVoltage Reference Inpui/Ou iput.40SENSEInputVoltage Reference Mode Select. SecTablc 13for detdih.42RBIAS1 npjt

28、/OutputExter nal Reference Bic Resistor.41CMLOutputCommon-Wodc Level Bim Output for Moloq Inputs.49CLK4InputADC Clock InputTrue.50CLK-InputADC Clock Input mplement.ADC Fast Detect Outputs29FnrAOutputChannel A Fast Detect Indicator. See Table 19 for detaik30FD1AOutputChannel A Fast Detect Indicator.

29、See Table 19for detaik31FD2AOutputChannel A Fast Detect Indicator. See Table 19 for details.32FD2AOuipucChannel A Fast Detect Indicator. See Table I9for details.53FDCBOuipuiChannel B Fast Deiact Indcaior. See Table 19 foi d«aib.54FDIBOuipuiChannel 8 Fast Deiacdndcator. See Table 19 foi details.

30、55FD2BOutputChannel B Fast Ctetec 11 nd cator. See Ta ble 19 for detai Is.56FD38OutputChannel B Fast Effect I nd cator. See Ta ble 19 for detaikDatal Input52SYNCInputDigital Synchrcnzation Pin Slave mode only.SPIConuol48SCLK/CFSInputSPI Serial CbckzDotc Format Select Pin in External An Mode.47SDIO/CCSIrput/OutputSPI Serial Data IXJ/CXity Cy