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1、電子科技大學(xué)20春EDA技術(shù)在線作業(yè)2答案在VHDL的CASE語句中,條件語句中的“=>”不是操作符號,其作用相當(dāng)于()。A.IFB.THENC.ANDD.ORCPLD內(nèi)部含有多個邏輯單元塊,每個邏輯單元塊相當(dāng)于一個()。A.PALB.GALC.FPGAD.EPROM在VHDL中,()的數(shù)據(jù)傳輸是立即發(fā)生的,不存在任何延時的行為。A.信號B.常量C.數(shù)據(jù)D.變量VHDL程序基本結(jié)構(gòu)包括()。A.實體、子程序、配置B.實體、結(jié)構(gòu)體、配置、函數(shù)C.結(jié)構(gòu)體、狀態(tài)機、程序包和庫D.實體、結(jié)構(gòu)體、程序包和庫下例程序執(zhí)行后,X和Y的值分別為()。Process(A,B,C) variable D:s
2、td_logic; begin D:=A; XA.B+C和B+AB.B+A和B+CC.B+C和B+CD.B+A和B+A下面哪個說法是錯誤的?()A.進程語句與進程語句之間是并行執(zhí)行的,進程語句內(nèi)部是順序執(zhí)行的B.進程語句是可以嵌套使用的C.塊語句與塊語句之間是并行執(zhí)行的,塊語句內(nèi)部也是并行執(zhí)行的D.塊語句是可以嵌套使用的符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識符是()。A.2AB.A+2C.A_2D.22EDA設(shè)計流程包括設(shè)計準(zhǔn)備、()、設(shè)計處理和器件編程四個步驟。A.總體設(shè)計B.設(shè)計輸入C.詳細設(shè)計D.設(shè)計數(shù)據(jù)傳統(tǒng)電路設(shè)計思想是()。A.自下而上B.自外而里C.自上而下D.自里而外在結(jié)構(gòu)體說明中的幾種
3、結(jié)構(gòu)體功能描述語句為()語句。A.順序執(zhí)行B.并行執(zhí)行C.順序/并行執(zhí)行D.循環(huán)執(zhí)行在VHDL中,45_234_287屬于()文字。A.整數(shù)B.以數(shù)制基數(shù)表示的C.實數(shù)D.物理量EDA的設(shè)計驗證包括功能仿真、()和器件測試三個過程。A.形式仿真B.時序仿真C.數(shù)值仿真D.行為仿真Altera公司開發(fā)的開發(fā)軟件為()。A.FoundationB.ispDesignEXPERTC.MaxplusD.ISE下面哪個選項不是信號和變量的不同特性?()A.賦值方式不同B.定義位置不同C.賦值行為不同D.綜合結(jié)果不同順序語句中的轉(zhuǎn)向控制語句包括()。A.if 語句、case 語句、return 語句、Ex
4、it 語句B.if 語句、case 語句、Loop 語句、Next 語句、Exit 語句C.if 語句、case 語句、Loop 語句、return 語句D.case 語句、Loop 語句、Next 語句、null 語句變量是一種局部量,變量可在以下哪些位置進行定義?()A.process、architecture、entityB.process、function、procedureC.function、entity、packageD.entity、package、procedure不符合進程語句啟動條件的是()。A.if語句B.wait語句C.敏感信號量D.wait語句或敏感信號量常用的硬件描述語言有()。A.VHDL、Verilog、C語言B.ABEL、C+C.VHDL、Verilog、ABELD.匯編語言、ABEL、VHDL如果A、B均為為std_logic_vector的數(shù)據(jù)類型,A的值為“100”,B的值為“011”,則BA的值為()。A.100011B.011100C.110011D.010011Xilinx公司開發(fā)的開發(fā)軟件為()。A.ISEB.ispDesignEXPERT系列C.QuartusD.Maxplus 參考答案:B參考答案:B參考答案:D參考答案:D參考答案:B參考答案:B參考答案:C參
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