基于FPGA的智能電子搶答器的設(shè)計(jì)

1、基于基于FPGAFPGA的智能電的智能電子搶答器的設(shè)計(jì)子搶答器的設(shè)計(jì)報(bào)告人報(bào)告人:XXX:XXX學(xué)學(xué) 號(hào)：號(hào)：XXXXXXXXXXXX指導(dǎo)老師指導(dǎo)老師:XXX:XXX畢業(yè)設(shè)計(jì)答辯畢業(yè)設(shè)計(jì)答辯課題簡(jiǎn)介：課題簡(jiǎn)介： 基于基于VHDL語言，并采用語言，并采用FPGA作為作為控制核心，設(shè)計(jì)一種四路智能電子搶答控制核心，設(shè)計(jì)一種四路智能電子搶答器，使其能夠?qū)崿F(xiàn)正確顯示最先搶答的器，使其能夠?qū)崿F(xiàn)正確顯示最先搶答的選手號(hào)碼，對(duì)答題時(shí)間進(jìn)行選手號(hào)碼，對(duì)答題時(shí)間進(jìn)行l(wèi)00S的限時(shí)的限時(shí)報(bào)警以及復(fù)位重新?lián)尨鸬墓δ堋＞哂须妶?bào)警以及復(fù)位重新?lián)尨鸬墓δ堋＞哂须娐泛?jiǎn)單、操作方便、靈敏可靠等優(yōu)點(diǎn)。路簡(jiǎn)單、操作方便、靈敏可靠

2、等優(yōu)點(diǎn)。畢業(yè)設(shè)計(jì)答辯實(shí)施方案：實(shí)施方案：利用利用VHDL硬件描述語言進(jìn)行編程，我的硬件描述語言進(jìn)行編程，我的這個(gè)設(shè)計(jì)主要包括七個(gè)模塊：判斷模塊，鎖這個(gè)設(shè)計(jì)主要包括七個(gè)模塊：判斷模塊，鎖存模塊，轉(zhuǎn)換模塊，掃描模塊，片選模塊，存模塊，轉(zhuǎn)換模塊，掃描模塊，片選模塊，定時(shí)報(bào)警模塊和譯碼模塊。編程完成后，用定時(shí)報(bào)警模塊和譯碼模塊。編程完成后，用QuartersII軟件進(jìn)行編譯，驗(yàn)證正確后再進(jìn)軟件進(jìn)行編譯，驗(yàn)證正確后再進(jìn)行仿真。最后利用行仿真。最后利用cyclone中的中的EP1C3T144C8制作成實(shí)際的系統(tǒng)進(jìn)行測(cè)試。制作成實(shí)際的系統(tǒng)進(jìn)行測(cè)試。畢業(yè)設(shè)計(jì)答辯電子搶答器源程序電子搶答器源程序搶答鑒別模塊搶答

3、鑒別模塊FENGFENG-feng.vhdLIBRARY IEEE;USE IEEE STD_LOGIC_1164.ALL;ENTITY FENG ISPORT(CP,CLR:IN STD_LOGIC;Q:OUT STD_LOGIC); END FENG; ARCHITECTURE FENG_ARC OF FENG IS BEGINPROCESS(CP,CLR) BEGINPROCESS(CP,CLR) BEGINIF CLR=0THEN Q=0; ELESIF CPEVENT AND CP=0THENQ=1;END IF; END PROCESS; END FENG_ARC;畢業(yè)設(shè)計(jì)答辯片選

4、信號(hào)產(chǎn)生模塊片選信號(hào)產(chǎn)生模塊SEL-sel.vhdLIBRARY IEEE;USE IEEE STD_LOGIC_1164.ALL; ENTITY SEL IS PORT(CLK:IN STD_LOGIC;a:OUT INTEGER RANGE 0 TO 7); END SEL; ARCHITECTURE SEL_ARC OF SEL IS BEGINPROCESS(CLK)VARIABLE AA:INTEGER RANGE 0 TO 7;BEGINIF CLKEVENT AND CLK=1THENAA:=AA+1;END IF;A=AA;END PROCESS; END SEL_ARC;鎖存

5、器模塊鎖存器模塊LOCKB-lockb.vhdLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY LOCKB ISPORT(D1,D2,D3,D4:IN STD_LOGIC;CLK,CLR:IN STD_LOGIC;Q1,Q2,Q3,Q4,ALM:OUT STD_LOGIC); END LOCKB; ARCHITECTURE LOCK_ARC OF LOCKB ISBEGIN PROCESS(CLK)BEGINIF CLR=0THENQ1=0;Q2=0;Q3=0;Q4=0;ALM=0;ELSIF CLKEVENT AND CLK=1THENQ1=

6、D1;Q2=D2;Q3=D3;Q4=D4;ALMQQQQQQQQQ=1111;END CASE; END PROCESS; END CH31_ARC;畢業(yè)設(shè)計(jì)答辯倒計(jì)時(shí)模塊倒計(jì)時(shí)模塊COUNT -count.vhdLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY COUNT ISPORT(CLK,EN:IN STD_LOGIC;H,L:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);SOUND:OUT STD_LOGIC); END COUNT; ARCHITE

7、CTURE COUNT_ARC OF COUNT ISBEGINPROCESS(CLK,EN) VARIABLE HH,LL:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINIF CLKEVENT AND CLK=1THENIF EN=1THEN; IF LL=0 AND HH=0 THEN SOUND=1; ELSIF LL=0 THENLL:=1001;HH:=HH-1; ELSELL:=LL-1; END IF; ELSE SOUND=0;HH:=1001;LL:=1001;END IF; END IF; H=HH; LQQQQQQQQQQQ=0000000;END

8、 CASE; END PROCESS;畢業(yè)設(shè)計(jì)答辯搶答器系統(tǒng)原理圖搶答器系統(tǒng)原理圖畢業(yè)設(shè)計(jì)答辯在在QuartersII中對(duì)程序生成模塊，中對(duì)程序生成模塊，連接電路圖，可得到搶答器的頂層原連接電路圖，可得到搶答器的頂層原理圖。理圖。畢業(yè)設(shè)計(jì)答辯頂層原理圖頂層原理圖畢業(yè)設(shè)計(jì)答辯接下來對(duì)每個(gè)模塊進(jìn)行波形仿真，得接下來對(duì)每個(gè)模塊進(jìn)行波形仿真，得到波形圖：到波形圖：畢業(yè)設(shè)計(jì)答辯Feng搶答判斷模塊：Lockb鎖存模塊：畢業(yè)設(shè)計(jì)答辯Ch31a掃描模塊：Ch41a顯示轉(zhuǎn)換模塊：畢業(yè)設(shè)計(jì)答辯Count定時(shí)模塊：Sel片選模塊：畢業(yè)設(shè)計(jì)答辯Disp譯碼模塊：頂層原理圖波形仿真：畢業(yè)設(shè)計(jì)答辯結(jié)結(jié) 論論本文介紹了基于本文介紹了基于FPGAFPGA的智能電子搶答器的智能電子搶答器的設(shè)計(jì)，本設(shè)計(jì)使用的設(shè)計(jì)，本設(shè)計(jì)使用VHDLVHDL語言，對(duì)智能搶語言，對(duì)智能搶答器的每一個(gè)模塊進(jìn)行分析，設(shè)計(jì)，編譯，答器的每一個(gè)模塊進(jìn)行分析，設(shè)計(jì)，編譯，并在并在quartersIIquartersII軟件的支持下，對(duì)其進(jìn)行軟