2015年計(jì)算機(jī)組成原理復(fù)習(xí)題(DOC)

1、15 在機(jī)器數(shù)（ ）中，零的表示形式是唯一的。 原碼 B 補(bǔ)碼 C 反碼 在定點(diǎn)二進(jìn)制運(yùn)算器中， 減法運(yùn)算一般通過 （ 原碼運(yùn)算的二進(jìn)制減法器 B 原碼運(yùn)算的十進(jìn)制加法器 A C 9 某計(jì)算機(jī)字長 32 位，其存儲(chǔ)容量為 A 0 64MB B 0 32MB 10 虛擬存儲(chǔ)技術(shù)主要解決存儲(chǔ)器的（ A 11 A 速度 B 擴(kuò)大存儲(chǔ)容量 下列數(shù)中最小的數(shù)是（ （ 101001 ） 2 B ）。 52） 12 A 13 A 14 A ）來實(shí)現(xiàn)。 補(bǔ)碼運(yùn)算的二進(jìn)制減法器 D 補(bǔ)碼運(yùn)算的二進(jìn)制加法器 256MB 若按單字編址，它的尋址范圍是（ C 0 32M ）問題。 C D 0 64M ）。 成本 D

2、前三者兼顧 C 某 DRAM 芯片，其存儲(chǔ)容量為 512KX 8 位， 8 ， 512 B 512 ， 8 C 18 ， 交叉存儲(chǔ)器實(shí)質(zhì)上是一種多模塊存儲(chǔ)器， 它用 （ 流水式并行 B 資源重復(fù) 運(yùn)算器的核心功能部件是（ ）。 數(shù)據(jù)總線 B ALU C 某單片機(jī)字長 32 位，其存儲(chǔ)容量為 1M B 4MB C 4M （ 101001 ） BCD D （ 23 ） 該芯片的地址線和數(shù)據(jù)線的數(shù)目是（ 8 D 19 ， 8 ）方式執(zhí)行多個(gè)獨(dú)立的讀寫操作。 D 資源共享 C 順序 16 ）。 A 16 的管腳引出線數(shù)目是（ 狀態(tài)條件寄存器 4MB 若按字編址, D 1MB D 通用寄存器 它的尋址范

3、圍是（ ）。 某 SRAM 芯片，其容量為 1MX 8 位，除電源和接地端外, 控制端有 E 和 R/W#該芯片 ）。 A 20 B 28 C 30 D 32 計(jì)算機(jī)組成原理習(xí)題 一、選擇題 1 從器件角度看，計(jì)算機(jī)經(jīng)歷了五代變化。但從系統(tǒng)結(jié)構(gòu)看，至今絕大多數(shù)計(jì)算機(jī)仍屬 于（ ）計(jì)算機(jī)。 2 某機(jī)字長 32 位，其中 1 位表示符號(hào)位。若用定點(diǎn)整數(shù)表示，則最小負(fù)整數(shù)為（ ）。 A -（2 31-1） B -（2 30-1） C -（2 31+1） D -（2 30+1） 3 以下有關(guān)運(yùn)算器的描述，（ ）是正確的。 A 只做加法運(yùn)算 B 只做算術(shù)運(yùn)算 C 算術(shù)運(yùn)算與邏輯運(yùn)算 D 只做邏 輯運(yùn)算

4、4 EEPROh是 指（ ）。 存儲(chǔ)器 5 常用的虛擬存儲(chǔ)系統(tǒng)由（ ）兩級(jí)存儲(chǔ)器組成，其中輔存是大容量的磁表面存儲(chǔ)器。 A cache- 主存 B 主存 - 輔存 C cache- 輔存 D 通用寄存器 -cache 6 馮諾依曼機(jī)工作的基本方式的特點(diǎn)是（ ）。 A 多指令流單數(shù)據(jù)流 B 按地址訪問并順序執(zhí)行指令 C 堆棧操作 D 存貯器按內(nèi)容選擇 地址 A 并行 C 智能 D 串行 A 讀寫存儲(chǔ)器 B 只讀存儲(chǔ)器 C 閃速存儲(chǔ)器 D 電擦除可編程只讀 17 雙端口存儲(chǔ)器所以能進(jìn)行高速讀 /寫操作，是因?yàn)椴捎茫?）。 A 高速芯片 B 新型器件 C 流水技術(shù) D 兩套相互獨(dú)立的讀 寫電路 18

5、 某機(jī)字長 64 位，1 位符號(hào)位，63 位表示尾數(shù)，若用定點(diǎn)整數(shù)表示，則最大正整數(shù)為（）。 A +（2 63-1） B +（2 64-1） C +（2 63+1） D +（2 64+1） 19 請(qǐng)從下面浮點(diǎn)運(yùn)算器中的描述中選出兩個(gè)描述正確的句子（ ）。 A 浮點(diǎn)運(yùn)算器可用兩個(gè)松散連接的定點(diǎn)運(yùn)算部件一一階碼和尾數(shù)部件來實(shí)現(xiàn)。 B 階碼部件可實(shí)現(xiàn)加，減，乘，除四種運(yùn)算。 C 階碼部件只進(jìn)行階碼相加，相減和比較操作。 D 尾數(shù)部件只進(jìn)行乘法和除法運(yùn)算。 20 存儲(chǔ)單元是指（）。 A 存放 1 個(gè)二進(jìn)制信息位的存儲(chǔ)元 B 存放 1 個(gè)機(jī)器字的所有存儲(chǔ)元集合 C 存放 1 個(gè)字節(jié)的所有存儲(chǔ)元集合 D

6、存放 2 個(gè)字節(jié)的所有存儲(chǔ)元集合 21 某機(jī)字長 32 位，存儲(chǔ)容量 1MB 若按字編址，它的尋址范圍是（ ）。 A 0 1M B 0 512K C 0 56K D 0 256K 22 直接映射 cache 的主要優(yōu)點(diǎn)是實(shí)現(xiàn)簡單。這種方式的主要缺點(diǎn)是（ ）。 A 它比其他 cache 映射方式價(jià)格更貴 B 如果使用中的 2 個(gè)或多個(gè)塊映射到 cache 同一行，命中率則下降 C 它的存取時(shí)間大于其它 cache 映射方式 D cache 中的塊數(shù)隨著主存容量增大而線性增加 23 虛擬存儲(chǔ)器中段頁式存儲(chǔ)管理方案的特性為（ ）。 A 空間浪費(fèi)大，存儲(chǔ)共享不易，存儲(chǔ)保護(hù)容易，不能動(dòng)態(tài)連接 B 空間浪

7、費(fèi)小，存儲(chǔ)共享容易，存儲(chǔ)保護(hù)不易，不能動(dòng)態(tài)連接 C 空間浪費(fèi)大，存儲(chǔ)共享不易，存儲(chǔ)保護(hù)容易，能動(dòng)態(tài)連接 D 空間浪費(fèi)小，存儲(chǔ)共享容易，存儲(chǔ)保護(hù)容易，能動(dòng)態(tài)連接 24 主存貯器和 CPU 之間增加 cache 的目的是（ ）。 A 解決 CPU 和主存之間的速度匹配問題 B 擴(kuò)大主存貯器容量 A x = 0000007FH, y = FFF9H, z = 00000076H B x = 0000007FH, y = FFF9H, z = FFFF0076H C x = 0000007FH, y = FFF7H, z = FFFF0076H D x = 0000007FH, y = FFF7H,

8、z = 00000076H 27 浮點(diǎn)數(shù)加、減運(yùn)算過程一般包括對(duì)階、尾數(shù)運(yùn)算、規(guī)格化、舍入和判溢出等步驟。設(shè)浮 點(diǎn)數(shù)的階碼和尾數(shù)均采用補(bǔ)碼表示，且位數(shù)分別為 5 位和 7 位（均含 2 位符號(hào)位）。若有 兩個(gè)數(shù) X = 27 29/32 , Y = 25 5/8 ,則用浮點(diǎn)加法計(jì)算 X+Y 的最終結(jié)果是（ ）。 A 00111 1100010 B 00111 0100010 C 01000 0010001 D 發(fā)生溢出 28 某計(jì)算機(jī)的 Cache 共有 16 塊，采用 2 路組相聯(lián)映射方式（即每組 2 塊）。每個(gè)主存塊 擴(kuò)大 CPU 中通用寄存器的數(shù)量 D 既擴(kuò)大主存貯器容量，又?jǐn)U大 C 數(shù)

9、量 25 馮諾依曼計(jì)算機(jī)中指令和數(shù)據(jù)均以二進(jìn)制形式存放在存儲(chǔ)器中， 是（ ）。 A 指令操作碼的譯碼結(jié)果 C 指令周期的不同階段 26 一個(gè) C 語言程序在一臺(tái) B 指令和數(shù)據(jù)的尋址方式 D 指令和數(shù)據(jù)所在的存儲(chǔ)單元 32 位機(jī)器上運(yùn)行。程序中定義了三個(gè)變量 和 z 為 int 型，y 為 short 型。當(dāng) x = 127 , y = -9 時(shí)，執(zhí)行賦值語句 和 z 的值分別是（ ）。 CPU 中通用寄存器的 CPU 區(qū)分它們的依據(jù) x、y 禾口 z， 大小為 32 字節(jié)，按字節(jié)編址。主存 129 號(hào)單元所在主存塊應(yīng)裝入到的 Cache 組號(hào)是（ ）。 A 0 B 2 C 4 D 6 29

10、某計(jì)算機(jī)主存容量為 64 KB，其中 ROM 區(qū)為 4 KB，其余為 RAM 區(qū)，按字節(jié)編址?，F(xiàn)要 用 2 K X 8位的 ROM 芯片和 4 K X 4 位的 RAM 芯片來設(shè)計(jì)該存儲(chǔ)器，則需要上述規(guī)格的 ROM 芯片數(shù)和 RAM 芯片數(shù)分別是( )。 A 1 、15 B 2 、15 C 1 、 30 D 2 、30 30 假設(shè)某計(jì)算機(jī)的存儲(chǔ)系統(tǒng)由 Cache 和主存組成。某程序執(zhí)行過程中訪存 1000 次，其中 訪問 Cache 缺失(未命中)50 次，則 Cache 的命中率是( )。 A 5% B 9.5% C 50% D 95% 31 下列選項(xiàng)中，能縮短程序執(zhí)行時(shí)間的措施是 I提高

11、CPU 寸鐘頻率 II優(yōu)化數(shù)據(jù)通路結(jié)構(gòu) III 對(duì)程序進(jìn)行編譯優(yōu)化 A 僅 I 和 II B 僅 I 和 III C II 和 III D I 、II 和 III 32 假定有 4 個(gè)整數(shù)用 8 位補(bǔ)碼分別表示為 r 仁 FEH, r2=F2H, r3=90H , r4=F8H。若將運(yùn)算結(jié) 果存放在一個(gè) 8 位寄存器中，則下列運(yùn)算會(huì)發(fā)生溢出的是 A r1 X r2 B r2 X r3 C r1 X r4 D r2 X r4 33 假定變量 i 、 f 和 d 的數(shù)據(jù)類型分別為 int 、 float 和 double ( int 用補(bǔ)碼表示, float 和 double 分別用 IEEE 7

12、54 單精度和雙精度浮點(diǎn)數(shù)格式表示),已知 i=785 , f=1.5678e3 , d=1.5e100。若在 32 位機(jī)器中執(zhí)行下列關(guān)系表達(dá)式，則結(jié)果為“真”的是 Ii = (int) (float) i II f = (float) (int) f III f = (float) (double) f IV(d+f) - d = f A 僅 I和 II B 僅 I和 III C 僅 II和 III D 僅 III 和 IV 34 假定用若干個(gè) 2KX 4 位的芯片組成一個(gè) 8 KX 8 位的存儲(chǔ)器，貝 U 地址 0B1FH 所在芯片的最 小地址是 A 0000H B 0600H C 070

13、0H D 0800H 35 下列有關(guān) RAM 和 ROM 勺敘述中，正確的是 I . RAM 是易失性存儲(chǔ)器，ROM 是非易失性存儲(chǔ)器 II . RAM 和 ROM 都采用隨機(jī)存取方式進(jìn)行信息讀取 III . RAM 和 ROM 都可用作 Cache IV . RAM 和 ROM 都需要進(jìn)行刷新 A 僅 I 和 II B 僅 II 和 III C 僅 I、II 和 IV D 僅 II、III 和 IV 36 下列選項(xiàng)中,描述浮點(diǎn)數(shù)操作速度指標(biāo)的是 A MIPS B CPI C IPC D MFLOPS 37 float 型數(shù)據(jù)通常用 IEEE 754 單精度浮點(diǎn)數(shù)格式表示。若編譯器將 floa

14、t 型變量 x 分配 在一個(gè) 32位浮點(diǎn)寄存器 FR1 中，且 x=-8.25，貝 U FR1 的內(nèi)容是 A C104 0000H B C242 0000H C C184 0000H D C1C2 0000H 38 下列各類存儲(chǔ)器中,不采用隨機(jī)存取方式的是 A EPROM B CDROM C DRAM D SRAM 39 某計(jì)算機(jī)存儲(chǔ)器按字節(jié)編址，主存地址空間大小為 64MB 現(xiàn)用 4MX 8 位的 RAM 芯片組成 32MB 的主存儲(chǔ)器，則存儲(chǔ)器地址寄存器 MAR 的位數(shù)至少是 A 22 位 B 23 位 C 25 位 D 26 位 40 單地址指令中為了完成兩個(gè)數(shù)的算術(shù)運(yùn)算,除地址碼指明的

15、一個(gè)操作數(shù)外,另一個(gè)常 需采用( )。 A 堆棧尋址方式 B 立即尋址方式 C 隱含尋址方式 D 間接 尋址方式 41 RISC 訪內(nèi)指令中,操作數(shù)的物理位置一般安排在( )。 A 棧頂和次棧頂 B 兩個(gè)主存單元 C 一個(gè)主存單元和一個(gè)通用寄存器 D 兩個(gè)通用寄存器 42 某 CPU 主頻為 1.03GHz，采用 4 級(jí)指令流水線，每個(gè)流水段的執(zhí)行需要 1 個(gè)時(shí)鐘周期, 假設(shè) CPU 執(zhí)行了 100 條指令，在其執(zhí)行過程中，沒有發(fā)生任何流水線阻塞，此時(shí)流水線的 吞吐率為（ ）。 A 0.25 X 109條令/秒 B 0.97 X 109條指令/秒 C 1.0 X 109條令/秒 D 1.03

16、X 109條指令/秒 43 寄存器間接尋址方式中，操作數(shù)在（ ）。 A 通用寄存器 B 主存單元 44 機(jī)器指令與微指令之間的關(guān)系是（ ）。 A 用若干條微指令實(shí)現(xiàn)一條機(jī)器指令 B C 用一條微指令實(shí)現(xiàn)一條機(jī)器指令 D 45 描述多媒體 CPU 基本概念中，不正確的是（C MMX 指令集是一種多指令流多數(shù)據(jù)流的并行處理指令 D 多媒體 CPU 是以超標(biāo)量結(jié)構(gòu)為基礎(chǔ)的 CISC 機(jī)器 46 流水線中造成控制相關(guān)的原因是執(zhí)行（ ）指令而引起。 A 條件轉(zhuǎn)移 B 訪內(nèi) C 算邏 D 無條件轉(zhuǎn)移 47 PCI 總線是一個(gè)高帶寬且與處理器無關(guān)的標(biāo)準(zhǔn)總線。 下面描述中不正確的是 （ ）。 51 流水 CP

17、U 是由一系列叫做“段”的處理部件組成。 一個(gè) m 段流水 CPU 的吞吐能力（ ）。 A 具備同等水平 B 不具備同等水平 C 小于前者 D 大于前者 52 為確定下一條微指令的地址，通常采用斷定方式，其基本思想是（ ）。 A 用程序計(jì)數(shù)器 PC 來產(chǎn)生后繼微指令地址 B 用微程序計(jì)數(shù)器卩 P（來產(chǎn)生后繼微指令地址 C 通過微指令順序控制字段由設(shè)計(jì)者指定或由設(shè)計(jì)者指定的判別字段控制產(chǎn)生后繼微指 令地址 D 通過指令中指定一個(gè)專門字段來控制產(chǎn)生后繼微指令地址 53 用于對(duì)某個(gè)寄存器中操作數(shù)的尋址方式為（ ）。 A 直接 B 間接 C 寄存器直接 D 寄存器間接 54 程序控制類的指令功能是（

18、）。 A 進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算 B 進(jìn)行主存與 CPU 之間的數(shù)據(jù)傳送 C 程序計(jì)數(shù)器 D 堆棧 用若干條機(jī)器指令實(shí)現(xiàn)一條微指令 用一條機(jī)器指令實(shí)現(xiàn)一條微指令 ）。 A 多媒體 CPU 是帶有 MM技術(shù)的處理器 B MMX 是一種多媒體擴(kuò)展結(jié)構(gòu) A 采用同步定時(shí)協(xié)議 B C 具有自動(dòng)配置能力 D 同步控制是（ ）。 采用分布式仲裁策略 適合于低成本的小系統(tǒng) 只適用于外圍設(shè)備控制的方式 D 所有指令執(zhí)行時(shí)間都相同的方式 49 描述 PCI 總線中基本概念不正確的句子是（ A PCI 總線是一個(gè)與處理器無關(guān)的高速外圍設(shè)備 B C PCI 總線的基本傳輸機(jī)制是猝發(fā)式傳送 50 當(dāng)前的 CPU 由（

19、）組成。 A 控制器 B 控制器、運(yùn)算器、 cache C ALU 主存 ）。 PCI 設(shè)備一 定是 主設(shè)運(yùn)算器、主存 D PCI 總線 控制器、 和具備 m 個(gè)并行部件的 CPU 相比, C 進(jìn)行 CPU 和 I/O 設(shè)備之間的數(shù)據(jù)傳送 D 改變程序執(zhí)行的順序 55 指令周期是指（ ）。 A CPU 從主存取出一條指令的時(shí)間 B CPU 執(zhí)行一條指令的時(shí)間 60 同步通信之所以比異步通信具有較高的傳輸頻率,是因?yàn)橥酵ㄐ牛?） A 不需要應(yīng)答信號(hào) B 總線長度較短 C 用一個(gè)公共時(shí)鐘信號(hào)進(jìn)行同步 D 各部件存取時(shí)間比較接近 61 采用串行接口進(jìn)行 7 位 ASCII 碼傳送,帶有一位奇校驗(yàn)位

20、、 1 位起始位和 1 位停止位, 當(dāng)波特率為 9600 波特時(shí),字符傳送速率為（ ）。 A 提供主存、 I/O 接口設(shè)備的控制信號(hào)和響應(yīng)信號(hào) B 提供數(shù)據(jù)信息 C 提供時(shí)序信號(hào) D 提供主存、 I/O 接口設(shè)備的響應(yīng)信號(hào) 64 PCI 總線的基本傳輸機(jī)制是猝發(fā)式傳送。利用（ ）可以實(shí)現(xiàn)總線間的（ ）傳送,使 A 輸入/輸出設(shè)備 B 外存儲(chǔ)器 C 遠(yuǎn)程通信設(shè)備 D 除了 CPU 和內(nèi)存以外的其它設(shè)備 67 CRT 的顏色數(shù)為 256 色，則刷新存儲(chǔ)器每個(gè)單元的字長是（ ）。 A 256 位 B 16 位 C 8 位 D 7 位 68 CRT 的分辨率為 1024X 1024 像素，像素顏色數(shù)為

21、 256，則刷新存儲(chǔ)器的容量是（ ）。 A 512KB B 1MB C 256KB D 2MB 69 顯示器的主要參數(shù)之一是分辨率,其含義為（ ）。 A 顯示屏幕的水平和垂直掃描頻率 B 顯示屏幕上光柵的列數(shù)和行數(shù) 同一副畫面允許顯示不同顏色的最大數(shù)目 ）與主板的系統(tǒng)總線相連接。 A 橋 B 猝發(fā)式 C 并行 D 多條 65 InfiniBand 是一個(gè)高性能的 （ ）標(biāo)準(zhǔn),數(shù)據(jù)傳輸率達(dá)（ ）,它可連接（ ） 臺(tái)服務(wù)器,適合于高成本的（ ） 計(jì)算機(jī)的系統(tǒng)。 A I/O B 30GB/s C 64000 D 較大規(guī)模 66 計(jì)算機(jī)的外圍設(shè)備是指（ ）。 所有的存取都按 CPU 的需要出現(xiàn)在總線上

22、。PCI允許（ ）總線（ ）工作。 C 56 A 57 A 58 A 故障 59 A B C D CPU 從主存取出一條指令加上執(zhí)行一條指令的時(shí)間 CPU 中跟蹤指令后繼地址的寄存器是（ 地址寄存器 B 程序計(jì)數(shù)器 某寄存器中的數(shù)值為指令碼，只有 指令譯碼器 B 在集中式總線仲裁中， 獨(dú)立請(qǐng)求方式 B ）。 C CPU 的（ 判斷程序 C ）方式響應(yīng)時(shí)間最快, 計(jì)數(shù)器定時(shí)查詢方式 指令寄存器 ）才能識(shí)別它。 微指令 （ 時(shí)鐘周期時(shí)間 D 通用寄存器 D ）方式對(duì)（ 菊花鏈方式 時(shí)序信號(hào) ）最敏感。 D 電路 從以下有關(guān) RISC 的描述中，選擇正確的答案（ ） 采用 RISC 技術(shù)后，計(jì)算機(jī)的

23、體系結(jié)構(gòu)又恢復(fù)到早期的比較簡單的情況。 為了實(shí)現(xiàn)兼容，新設(shè)計(jì)的 RISC,是從原來 CISC 系統(tǒng)的指令系統(tǒng)中挑選一部分實(shí)現(xiàn)的。 RISC 的主要目標(biāo)是減少指令數(shù)。 RISC 設(shè)有乘、除法指令和浮點(diǎn)運(yùn)算指令。 A 960 B 873 C 1371 62 系統(tǒng)總線中地址線的功能是（ A 選擇主存單元地址 B D 480 ）。 選擇進(jìn)行信息傳輸?shù)脑O(shè)備 指定主存和 I/O 設(shè)備接口電路的地址 ） C 可顯示不同顏色的總數(shù) D 70 在微型機(jī)系統(tǒng)中外圍設(shè)備通過（ A 適配器 B 設(shè)備控制器 C 71 中斷向量地址是： （ ）。 A 子程序入口地址 B 計(jì)數(shù)器 D 寄存器 中斷服務(wù)例行程序入口地址 C

24、中斷服務(wù)例行程序入口地址的指示器 D 中斷返回地址 72 為了便于實(shí)現(xiàn)多級(jí)中斷，保存現(xiàn)場信息最有效的辦法是采用（ ）。 A 通用寄存器 B 堆棧 C 存儲(chǔ)器 D 外存 73 允許響應(yīng)中斷請(qǐng)求的條件是（ ）。 A 一條指令執(zhí)行結(jié)束 B 一次 I/O 操作結(jié)束 C 機(jī)器內(nèi)部發(fā)生故障 D 一次 DMA 操作結(jié)束 74 下述 I/O 控制方式中，主要由程序?qū)崿F(xiàn)的是 _ 。 A PPU（ 外圍處理機(jī) ） 方式 B 中斷方式 C DMA 方式 D 通道方式 75 采用 DMA 方式傳送數(shù)據(jù)時(shí)，每傳送一個(gè)數(shù)據(jù)要占用（ ）的時(shí)間。 A 一個(gè)指令周期 B 一個(gè)機(jī)器周期 C 一個(gè)時(shí)鐘周期 D 一個(gè)存儲(chǔ)周期 76

25、下面有關(guān)“中斷”的敘述， （ ）是不正確的。 A 一旦有中斷請(qǐng)求出現(xiàn)， CPU 立即停止當(dāng)前指令的執(zhí)行，轉(zhuǎn)而去受理中斷請(qǐng)求 B CPU 響應(yīng)中斷時(shí)暫停運(yùn)行當(dāng)前程序，自動(dòng)轉(zhuǎn)移到中斷服務(wù)程序 C 中斷方式一般適用于隨機(jī)出現(xiàn)的服務(wù) D 為了保證中斷服務(wù)程序執(zhí)行完畢以后，能正確返回到被中斷的斷點(diǎn)繼續(xù)執(zhí)行程序，必須 進(jìn)行現(xiàn)場保存操作 77 周期挪用方式多用于（ ）方式的輸入輸出中。 A DMA B 中斷 C 程序傳送 D 通道 78 為了便于實(shí)現(xiàn)多級(jí)中斷，保存現(xiàn)場信息最有效的方法是采用（ ）。 A 通用寄存器 B 堆棧 C 存儲(chǔ)器 D 外存 79 通道對(duì) CPU 的請(qǐng)求形式是（ ）。 A 自陷 B 中斷

26、 C 通道命令 D I/O 指令 80 并行 I/O 標(biāo)準(zhǔn)接口 SCSI 中，一塊適配器中可以連接（ ）臺(tái)具有 SCSI 接口的設(shè)備。 A 6 B 8 C 8 D 10 81 如果認(rèn)為 CPU 等待設(shè)備的狀態(tài)信號(hào)是處于非工作狀態(tài)（即空等待） ，則在下面幾種主機(jī) 與設(shè)備數(shù)據(jù)傳送方式中， （ ）主機(jī)與設(shè)備是串行工作的， （ ）主機(jī)與設(shè)備是并行工作的。 A 程序查詢方式 B 中斷方式 82 在 I/O 設(shè)備、數(shù)據(jù)通道、時(shí)鐘和軟件這四項(xiàng)中，可能成為中斷源的是（ ）。 A I/O 設(shè)備 B I/O 設(shè)備和數(shù)據(jù)通道 C I/O 設(shè)備、數(shù)據(jù)通道和時(shí)鐘 D I/O 設(shè)備、數(shù)據(jù)通道、時(shí)鐘和軟件 83 單級(jí)中斷與

27、多級(jí)中斷的區(qū)別是（ ）。 A 單級(jí)中斷只能實(shí)現(xiàn)單中斷，而多級(jí)中斷可以實(shí)現(xiàn)多重中斷 B 單級(jí)中斷的硬件結(jié)構(gòu)是一維中斷，而多級(jí)中斷的硬件結(jié)構(gòu)的二維中斷 C 單級(jí)中斷，處理機(jī)只通過一根外部中斷請(qǐng)求線接到它的外部設(shè)備系統(tǒng)；而多級(jí)中斷，每 一個(gè) I/O 設(shè)備都有一根專用的外部中斷請(qǐng)求線 84 如果有多個(gè)中斷同時(shí)發(fā)生，系統(tǒng)將根據(jù)中斷優(yōu)先級(jí)響應(yīng)優(yōu)先級(jí)最高的中斷請(qǐng)求。若要調(diào) A 在 DMA 周期內(nèi)，CPU 不能執(zhí)行程序 B 中斷發(fā)生時(shí)， CPU 首先執(zhí)行入棧指令將程序計(jì)數(shù)器的內(nèi)容保護(hù)起來整中斷事件的響應(yīng)次序， 可以利用 （ A 中斷嵌套 B 中斷向量 85 中斷允許觸發(fā)器用來（ ） A 表示外設(shè)是否提出了中斷

28、請(qǐng)求 C CPU 是否正在進(jìn)行中斷處理 86 下列陳述中正確的是（ ） ）。 C 中斷響應(yīng) D 中斷屏蔽 B CPU 是否響應(yīng)了中斷請(qǐng)求 D 開放或關(guān)閉可屏蔽硬中斷 C DMA 傳送方式中，DMA 控制器每傳送一個(gè)數(shù)據(jù)就竊取一個(gè)指令周期 D 輸入輸出操作的最終目的是要實(shí)現(xiàn) CPU 與外設(shè)之間的數(shù)據(jù)傳輸 87 某計(jì)算機(jī)主頻為 1.2GHz，其指令分為 4 類，它們?cè)诨鶞?zhǔn)程序中所占比例及 CPI如下表所 示。 指令系統(tǒng) 所占比例 CPI A 50% 2 B 20% 3 C 10% 4 D 20% 5 該機(jī)的 MIPS 數(shù)是（）。 A 100 B 200 C 400 D 600 88 某數(shù)采用 IE

29、EE 754 單精度浮點(diǎn)數(shù)格式表示為 C640 0000H,則該數(shù)的值是（ ）。 13 12 13 12 A -1.5 X 2 B -1.5 X 2 C -0.5 X 2 D -0.5 X 2 89 某字長為 8 位的計(jì)算機(jī)中，已知整型變量 x、y 的機(jī)器數(shù)分別為x補(bǔ)=11110100 , y補(bǔ)=10110000,若整型變量 z=2*x+y/2，則 z 的機(jī)器數(shù)為（ ）。 A 1 1000000 B 0 0100100 C 1 0101010 D 溢出 90 用海明碼對(duì)長度為 8 位的數(shù)據(jù)進(jìn)行檢/糾錯(cuò)時(shí)，若能糾正一位錯(cuò)，則校驗(yàn)位數(shù)至少為（）。 A 2 B 3 C 4 D 5 *91 某計(jì)算機(jī)主

30、存地址空間大小為 256MB 按字節(jié)編址。虛擬地址空間大小為 4GB 采用頁 式存儲(chǔ)管理，頁面大小為 4KB, TLB （快表）采用全相聯(lián)映射，有 4 個(gè)頁表項(xiàng)目，內(nèi)容如下 表所示。 有效位 標(biāo)記 頁框號(hào) 0 FF180H 0002H 1 3FFF1H 0035H 0 02FF3H 0351H 1 03FFFH 0153H 則對(duì)虛擬地址 03FF F180H 進(jìn)行虛實(shí)地址變換的結(jié)果是（ ）。 A 015 3180H B 003 5180H C TLB 缺失 D 缺頁 92 假設(shè)變址寄存器 R 的內(nèi)容 1000H,指令中的形式地址為 2000H:地址 1000H 中的內(nèi)容為 2000H,地址20

31、00H 中的內(nèi)容為 3000H,地址 3000H 中的內(nèi)容為 4000H,則變址尋址方式下 訪問到的操作數(shù)是（ ）。 A 1000H B 、 2000H C 3000H D 、 4000H 93 下列選項(xiàng)中，用于設(shè)備和設(shè)備控制器（ I/O 接口）之間互連的接口標(biāo)準(zhǔn)是（ ）。 A PCI B、USB C 、AGP D 、PCI-Express *94 下列選項(xiàng)中，用于提高 RAID 可靠性的措施有（ ）。 I .磁盤鏡像 n .條帶化 川.奇偶校驗(yàn) IV.增加 Cache 機(jī)制 A 僅i、n B 、僅I、川 C 僅I、川和V D 、僅n、川和V 95 某磁盤的轉(zhuǎn)速為 10 000 轉(zhuǎn)/分，平均尋

32、道時(shí)間是 6ms,磁盤傳輸速率是 20MB/S,磁盤控 制器延遲為0.2ms，讀取一個(gè) 4KB 的扇區(qū)所需的平均時(shí)間約為 A 9ms B 9.4ms C 12ms D 12.4ms 96 下列關(guān)于中斷 I/O 方式和 DMA 方式比較的敘述中，錯(cuò)誤.的是（ ）。 A 中斷 I/O 方式請(qǐng)求的是 CPU 處理時(shí)間，DMA 方式請(qǐng)求的是總線使用權(quán) B 中斷響應(yīng)發(fā)生在一條指令執(zhí)行結(jié)束后， DMA 響應(yīng)發(fā)生在一個(gè)總線事務(wù)完成后 C 中斷 I/O 方式下數(shù)據(jù)傳送通過軟件完成， DMA 方式下數(shù)據(jù)傳送由硬件完成 D 中斷 I/O 方式適用于所有外部設(shè)備， DMA 方式僅適用于快速外部設(shè)備 97 假設(shè)基準(zhǔn)程

33、序 A 在某計(jì)算機(jī)上的運(yùn)行時(shí)間為 100 秒，其中 90 秒為 CPU 時(shí)間，其余為 I/O 時(shí)間。若 CPU 速度提高 50% I/O 速度不變，則運(yùn)行基準(zhǔn)程序 A 所耗費(fèi)的時(shí)間是（ ）。 A 55 秒 B 60 秒 C 65 秒 D 70 秒 98 假設(shè)編譯器規(guī)定 int 和 short 類型長度分別為 32 位和 16 位，若有下列 C 語言語句： unsigned short x = 65530; unsigned int y = x; 得到 y 的機(jī)器數(shù)為（ ）。 A 0000 7FFAH B 0000 FFFAH C FFFF 7FFAH D FFFF FFFAH 99 float

34、 類型（即 IEEE754 單精度浮點(diǎn)數(shù)格式）能表示的最大整數(shù)是（ ）。 A 2 126-2 103 B 2 127-2 104 C 2 127-2 103 D 2 128-2 104 100 某計(jì)算機(jī)存儲(chǔ)器按字節(jié)變址， 采用小端方式存放數(shù)據(jù)。 假定編譯器規(guī)定 int 型和 short 型長度分別為 32 位和 16 位，并且數(shù)據(jù)按邊界對(duì)齊存儲(chǔ)。某 C 語言程序段如下： struct int a; char b; short c; record; record. a = 273; 若 record 變量的首地址為 0 xC008,則地址 0 xC008 中內(nèi)容及 record.c 的地址是（

35、）。 A 0 x00 、0 xC00D B 0 x00 、0 xC00E C 0 x11 、0 xC00D D 0 x11 、0 xC00E 101 下列關(guān)于閃存（ Flash Memory ）的敘述中，錯(cuò)誤的是（ ）。 A 信息可讀可寫，并且讀、寫速度一樣快 B 存儲(chǔ)元由 MOS 管組成，是一種半導(dǎo)體存儲(chǔ)器 C 掉電后信息不丟失，是一種非易失性存儲(chǔ)器 D 采用隨機(jī)訪問方式，可替代計(jì)算機(jī)外部存儲(chǔ)器 102 假設(shè)某計(jì)算機(jī)按字編址， Cache 有 4 個(gè)行，Cache 和主存之間交換的塊大小為 1 個(gè)字。 若 Cache 的內(nèi)容初始為空，采用 2 路組相聯(lián)映射方式和 LRU 替換算法，當(dāng)訪問的主

36、存地址 依次為 0, 4, 8，2，0，6，8，6，4，8 時(shí)，命中 Cache 的次數(shù)是（ ）。 A 1 B 2 C 3 D 4 103 某計(jì)算機(jī)的控制器采用微程序控制方式，微指令中的操作控制字段采用字段直接編碼 法，共有 33 個(gè)微命令，構(gòu)成 5 個(gè)互斥類，分別包含 7、3、12、5 和 6 個(gè)微命令，則操作控 制字段至少有（ ）。 A 5 位 B 6 位 C 15 位 D 33 位 104 某同步總線的時(shí)鐘頻率為 100MHz 寬度為 32 位，地址/數(shù)據(jù)線復(fù)用，每傳輸一個(gè)地址 或數(shù)據(jù)占用一個(gè)時(shí)鐘周期。若該總線支持突發(fā)（猝發(fā)）傳輸方式，則一次“主存寫”總線 事務(wù)傳輸 128位數(shù)據(jù)所需要的

37、時(shí)間至少是（ ）。 A 20ns B 40ns C 50ns D 80ns 105 下列關(guān)于 USB 總線特性的描述中，錯(cuò)誤的是（ ）。 A 可實(shí)現(xiàn)外設(shè)的即插即用和熱插拔 B 可通過級(jí)聯(lián)方式連接多臺(tái)外設(shè) C 是一種通信總線，可連接不同外設(shè) D 同時(shí)可傳輸 2 位數(shù)據(jù)，數(shù)據(jù)傳輸率高 106 下列選項(xiàng)中，在 I/O 總線的數(shù)據(jù)線上傳輸?shù)男畔ǎ?）。 I、I/O 接口中的命令字 n、i/o 接口中的狀態(tài)字 川、中斷類型號(hào) A 僅i、n B 僅I 、川 C 僅n、川 D i、n、川 107 響應(yīng)外部中斷的過程中，中斷隱指令完成的操作，除保護(hù)斷點(diǎn)外，還包括（ ）。 I、關(guān)中斷 n、保存通用寄存器的內(nèi)

38、容 川、形成中斷服務(wù)程序入口地址并送 PC A 僅 I、n B 僅 I、川 C 僅n、川 D i 、n、川 108 下列寄存器中，匯編語言程序員可見的是（ ）。 A 存儲(chǔ)器地址寄存器（ MAR） B 程序計(jì)數(shù)器（ PC） C 存儲(chǔ)器數(shù)據(jù)寄存器（ MDR） D 指令寄存器（ IR） 109 下列選項(xiàng)中，不會(huì)引起指令流水線阻塞的是 A 數(shù)據(jù)旁路（轉(zhuǎn)發(fā)） B 數(shù)據(jù)相關(guān) C 條件轉(zhuǎn)移 D 資源沖突 110 下列選項(xiàng)中的英文縮寫均為總線標(biāo)準(zhǔn)的是（ ）。 A PCI 、 CRT、 USB、 EISA B ISA 、 CPI、 VESA、 EISA D ISA 、 EISA、 PCI、 PCI-Expres

39、s 111 單級(jí)中斷系統(tǒng)中，中斷服務(wù)程序內(nèi)的執(zhí)行順序是（ ）。 I 保護(hù)現(xiàn)場 II .開中斷 III 關(guān)中斷 IV 保存斷點(diǎn) V.中斷事件處理 VI .恢復(fù)現(xiàn)場 VII .中斷返回 A I T V VI T II T VII B III T I TVII 112 假定一臺(tái)計(jì)算機(jī)的顯示存儲(chǔ)器用 DRAM 芯片實(shí)現(xiàn)，若要求顯示分辨率為 1600 X 1200,顏 色深度為 24 位，幀頻為 85 Hz，顯存總帶寬的 50%用來刷新屏幕，則需要的顯存總帶寬至 少約為（ ）。 A 245 Mbps B 979 Mbps C 1 958 Mbps D 7 834 Mbps 113 偏移尋址通過將某個(gè)寄存

40、器內(nèi)容與一個(gè)形式地址相加而生成有效地址。下列尋址方式 中，不屬于偏移尋址方式的是（ ）。 A 間接尋址 B 基址尋址 C 相對(duì)尋址 D 變址尋址 114 某機(jī)器有一個(gè)標(biāo)志寄存器，其中有進(jìn)位 /借位標(biāo)志 CF、零標(biāo)志 ZF、符號(hào)標(biāo)志 SF 和溢出 標(biāo)志 OF,條件轉(zhuǎn)移指令 bgt （無符號(hào)整數(shù)比較大于時(shí)轉(zhuǎn)移）的轉(zhuǎn)移條件是（ ）。 A CF+OF= 1 B /SF+ ZF = 1 C /（CF+ZF）=1 D /（CF+SF）=1 115 下列給出的指令系統(tǒng)特點(diǎn)中,有利于實(shí)現(xiàn)指令流水線的是（ ）。 I.指令格式規(guī)整且長度一致 n.指令和數(shù)據(jù)按邊界對(duì)齊存放 川.只有 Load/Store 指令才能對(duì)

41、操作數(shù)進(jìn)行存儲(chǔ)訪問 A 僅i、n B 僅n、川 C 僅I、川 D i、n、川 116 假定不采用 Cache 和指令預(yù)取技術(shù)，且機(jī)器處于“開中斷” 狀態(tài)，則在下列有關(guān)指令執(zhí) 行的敘述中,錯(cuò)誤的是（ ）。 A 每個(gè)指令周期中 CPU 都至少訪問內(nèi)存一次 C ISA 、 SCSI、 RAM、 MIPS C III T IV T VT VI T VII D IV tI tVtVItVII B 每個(gè)指令周期一定大于或等于一個(gè) CPU 時(shí)鐘周期 C 空操作指令的指令周期中任何寄存器的內(nèi)容都不會(huì)被改變 D 當(dāng)前程序在每條指令執(zhí)行結(jié)束時(shí)都可能被外部中斷打斷 117 在系統(tǒng)總線的數(shù)據(jù)線上，不可能傳輸?shù)氖牵?）

42、。 A 指令 B 操作數(shù) C 握手（應(yīng)答）信號(hào) D 中斷類型號(hào) 118 某計(jì)算機(jī)有五級(jí)中斷 L4L0,中斷屏蔽字為 M4M3M2M1M0Mi=1 （i 4）表示對(duì) Li 級(jí)中斷進(jìn)行屏蔽。若中斷響應(yīng)優(yōu)先級(jí)從咼到低的順序是 L4TLOTL2TL1TL3，則 L1 的中 斷處理程序中設(shè)置的中斷屏蔽字是（ ）。 A 11110 B 01101 C 00011 D 01010 119 某計(jì)算機(jī)處理器主頻為 50MHz 采用定時(shí)查詢方式控制設(shè)備 A 的 I/O，查詢程序運(yùn)行一 次所用的時(shí)鐘周期數(shù)至少為 500。在設(shè)備 A 工作期間，為保證數(shù)據(jù)不丟失，每秒需對(duì)其查詢 至少 200 次，貝 U CPU用于設(shè)備

43、 A 的 I/O 的時(shí)間占整個(gè) CPU 時(shí)間的百分比至少是 A 0.02% B 0.05% C 0.20% D 0.50% 二填空題 1 -27/64 表示成 IEEE754 標(biāo)準(zhǔn)的 32 位浮點(diǎn)規(guī)格化數(shù)是（用 16 進(jìn)制 表） _ 。 2 描述計(jì)算機(jī)性能的指標(biāo)中，MFLOP 表示的含義是 _ 。 3 設(shè)存儲(chǔ)器容量為 32 字，字長為 64 位，模塊數(shù) m=4 存儲(chǔ)周期 T=200ns,總線傳 送周期T =50ns,數(shù)據(jù)總線寬度為 64 位，采用交叉存儲(chǔ)器組織方式，其帶寬 是 。 4 假設(shè)某系統(tǒng)總線在一個(gè)總線周期中并行傳輸 4 字節(jié)信息，一個(gè)總線周期占用 2 個(gè)時(shí)鐘周期，總線時(shí)鐘頻率為 10M

44、Hz 則總線帶寬是 _ 。 5 在多級(jí)存儲(chǔ)體系中，cache 存儲(chǔ)器的主要功能是 _ 。 6 為了實(shí)現(xiàn) CPU 對(duì)主存儲(chǔ)器的讀寫訪問，它們之間的連線按功能劃分應(yīng)當(dāng)包括 、 _ 控制總線三類。 7 雙端口存儲(chǔ)器和多模塊交叉存儲(chǔ)器屬于并行存儲(chǔ)器結(jié)構(gòu)，其中前者采用 _ _并行技術(shù)，后者采用 _ 并行技術(shù)。 8 虛擬存儲(chǔ)器分為頁式、 _ 式、 _ 式三種。 9 計(jì)算機(jī)中并行性的三種形式： _ 、 _ 、 _ 。 10 數(shù)的真值變成機(jī)器碼可采用： _ ， _ ， _ ， _ 。 11 廣泛使用的 _ 和 _ 都是半導(dǎo)體隨機(jī)讀寫存儲(chǔ)器。前者的速度 比后者快，但集成度不如后者咼。 12 反映主存速度指標(biāo)的三

45、個(gè)術(shù)語是： _ 、 _ 和 _ 。 13 定點(diǎn) 32 位字長的字，采用 2 的補(bǔ)碼形式表示時(shí)，一個(gè)字所能表示的整數(shù)范 圍是 _ 。 14 IEEE754 標(biāo)準(zhǔn)規(guī)定的 64 位浮點(diǎn)數(shù)格式中，符號(hào)位為 1 位，階碼為 11 位， 尾數(shù)為 52 位，則它能表示的最大規(guī)格化正數(shù)為 _ 。 15 浮點(diǎn)加、減法運(yùn)算的步驟是 _ 、 _ 、 _ 、 _ 。 16 某計(jì)算機(jī)字長 32 位，其存儲(chǔ)容量為 64MB 若按字編址，它的存儲(chǔ)系統(tǒng)的地 址線至少需要 _ 條。 17 計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)從下至上可分為五級(jí)，即微程序設(shè)計(jì)級(jí)（或邏輯電 路級(jí)）、一般機(jī)器級(jí)、操作系統(tǒng)級(jí)、 _ 級(jí)、 _ 級(jí)。 18 十進(jìn)制數(shù)在計(jì)算

46、機(jī)內(nèi)有兩種表示形式： _ 形式和 _ 形式。 前者主要用在非數(shù)值計(jì)算的應(yīng)用領(lǐng)域，后者用于直接完成十進(jìn)制數(shù)的算術(shù)運(yùn)算。 19 一個(gè)定點(diǎn)數(shù)由符號(hào)位和數(shù)值域兩部分組成。按小數(shù)點(diǎn)位置不同，定點(diǎn)數(shù)有 _ _ _ 和 _ _ 兩種表示方法。 20 對(duì)存儲(chǔ)器的要求是容量大、速度快、成本低，為了解決這三方面的矛盾， 計(jì)算機(jī)采用多級(jí)存儲(chǔ)體系結(jié)構(gòu)，即_ 、 _ 、 _ 0 21 直接使用西文鍵盤輸入漢字，進(jìn)行處理，并顯示打印漢字，要解決漢字的 、 和 _ 三種不同用途的編碼。 22 cache 和主存構(gòu)成了 _ _ ，全由半導(dǎo)體來實(shí)現(xiàn)。 23 主存與 cache 之間的地址映射方式有： _ 、 _ 、 _ 三種。

47、 24 CPU 從主存取出一條指令并執(zhí)行該指令的時(shí)間叫 一 _ ，它通常包含若 干個(gè) _ ，而后者又包含若干個(gè) _ 0 25 某系統(tǒng)總線的一個(gè)存取周期最快為 3 個(gè)總線時(shí)鐘周期，總線在一個(gè)總線周期 中可以存取 32 位數(shù)據(jù)。如總線的時(shí)鐘頻率為 8.33MHz 貝 U 總線的帶寬是 。 26 形成指令地址的方法稱為 _ ，通常是順序?qū)ぶ罚龅睫D(zhuǎn)移指令時(shí)尋 址。 27 CPU 從 _ 取出一條指令并執(zhí)行這條指令的時(shí)間和稱為 _ o 28 一個(gè)較完善的指令系統(tǒng)，應(yīng)當(dāng)有 _ 、 _ 、 _ 、 _ 四 大類指令。 29 RISC 指令系統(tǒng)的最大特點(diǎn)是：只有 _ 指令和 _ 指令訪問存儲(chǔ) 器，其余指令的

48、操作均在 _ 進(jìn)行。 30 CPL 從內(nèi)存取出一條指令并執(zhí)行該指令的時(shí)間稱為 _ ，它常用若干 個(gè) _ 來表示。 31 衡量總線性能的重要指標(biāo)是 _ ，它定義為總線本身所能達(dá)到的 _ 傳輸速率，單位一般是 MB/So 32 請(qǐng)?jiān)谙旅鏅M線上填入適當(dāng)答案。在 CPU 中： (1) _ 保存當(dāng)前正在執(zhí)行的指令的寄存器是 _; (2) _ 保存當(dāng)前正在執(zhí)行的指令地址的寄存器 _ ; (3) 算術(shù)邏輯運(yùn)算結(jié)果通常放在 _ 和 _ o 33 高級(jí)的 DRAM 芯片增強(qiáng)了基本 DRA 啲功能，存取周期縮短至 20ns 以下。舉出 三種高級(jí) DRAM5 片，它們是 _ 、 _ 、 _ o 34 一個(gè)組相聯(lián)映射

49、的 Cache,有 128 塊，每組 4 塊，主存共有 16384 塊，每 塊 64 個(gè)字，則主存地址共 _ 位，其中主存字塊標(biāo)記應(yīng)為 _ 位，組地 址應(yīng)為 _ 位, Cache 地址共 _ 位。 35 DMA 技術(shù)的出現(xiàn)使得外圍設(shè)備可通過 DMA 空制器 _ 內(nèi)存。 36 DMA 控制器按其組成結(jié)構(gòu)，分為 _ 型和 _型兩種。 37 中斷處理過程可以嵌套進(jìn)行， _ 的設(shè)備，可以中斷 _ 的中斷服務(wù) 程序。 38 在計(jì)算機(jī)系統(tǒng)中，CPU 對(duì)外圍設(shè)備的管理處程序查詢方式、程序中斷方式外， 還有 _ 方式， _ 方式，和 _ 方式。 39 中斷處理需要有中斷 ，中斷 產(chǎn)生，中斷 _ 等硬件支持。

50、40 DMA 方式采用下面三種方法： 訪內(nèi)； ； 。 41 直接內(nèi)存訪問(DMA 方式中，DMA 空制器從 CPU 完全接管對(duì) _ 的控制， 數(shù)據(jù)交換不經(jīng)過 CPU 而直接在內(nèi)存和 _ 之間進(jìn)行。 42 通道是一個(gè)特殊功能的 _ ，它有自己的 _ 專門負(fù)責(zé)數(shù)據(jù)輸入輸出的 傳輸控制。 43 程序中斷方式控制輸入輸出的主要特點(diǎn)是，可以使 _ 和 _ 并行工作。 三、問答題 1 畫圖說明現(xiàn)代計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)。 2 簡要總結(jié)一下，采用哪幾種技術(shù)手段可以加快存儲(chǔ)系統(tǒng)的訪問速度？ 3 存儲(chǔ)系統(tǒng)中加入 chche 存儲(chǔ)器的目的是什么？有哪些地址映射方式，各有什么特點(diǎn)？ 4 已知浮點(diǎn)加法流水線由階碼比較、

51、對(duì)階、尾數(shù)相加、規(guī)格化四個(gè)流水段組成，每段所需 的時(shí)間(包括緩沖寄存器時(shí)間)分別為 30ns、25ns、55ns、50ns 。請(qǐng)畫出該流水線的時(shí)空 圖，并計(jì)算加速比。 5 比較 cache 與虛存的相同點(diǎn)和不同點(diǎn)。 6 解釋概念：存儲(chǔ)容量、單元地址、數(shù)據(jù)字、指令字、指令、程序、內(nèi)存、外存、 CPU 適 配器 7 設(shè)一個(gè)具有 20 位地址和 32 位字長的存儲(chǔ)器，問： (1) 該存儲(chǔ)器存儲(chǔ)多少字節(jié)的信息？ (2) 如果存儲(chǔ)器由 512KX 8 位的 SRAM 芯片組成，需要多少片？ (3) 需要多少位地址作芯片選擇？ 8 已知某 64 位機(jī)主存采用半導(dǎo)體存儲(chǔ)器，其地址碼為 26 位，若采用 4M

52、X 8 位的 DRAM 芯片 組成該機(jī)所允許的最大主存空間，并選用內(nèi)存條結(jié)構(gòu)形式，問： (1 )若每個(gè)內(nèi)存條為 16MX 64 位，共需幾個(gè)內(nèi)存條？ (2 )每個(gè)內(nèi)存條共有多少個(gè) DRAM 芯片？ (3)主存共需多少 DRAM 芯片？ CPU 如何選擇各內(nèi)存條？ 9 CPU 中有哪幾類主要寄存器，各具有什么功能。 10 列表比較 CISC 處理機(jī)和 RISC 處理機(jī)的特點(diǎn)。 11 一臺(tái)機(jī)器的指令系統(tǒng)有哪幾類典型指令？列出其名稱。 12 畫圖說明當(dāng)代總線的內(nèi)部結(jié)構(gòu)與外部功能部件的聯(lián)系，做簡要說明。 *13 多媒體 CPU 的技術(shù)特征是什么？ 14 簡述 CPU 的四種基本功能。 15 總線的集中

53、式仲裁有哪幾種方式？各有什么優(yōu)缺點(diǎn)？ 16 何謂分布式仲裁？畫圖說明總線的分布式仲裁原理。 17 ASCII 碼是 7 位，如果設(shè)計(jì)主存單元字長為 32 位，指令字長為 12 位，是否合理？為什 么？ *18 某機(jī)字長為 32 位，主存容量為 1M 單字長指令，有 50 種操作碼，采用寄存器尋址、 寄存器間接尋址、立即、直接等尋址方式。 CPU 中有 PC, IR, AR DR 和 16 個(gè)通用寄存器。 問：( 1)指令格式如何安排？( 2)能否增加其他尋址方式？ 19 設(shè)某機(jī)字長為 32 位，CPU 中有 16 個(gè) 32 位通用寄存器，設(shè)計(jì)一種能容納 64 種操作的指 令系統(tǒng)。如果采用通用寄

54、存器作基址寄存器，則 RS 型指令的最大存儲(chǔ)空間是多少？ 20 比較單總線、多總線結(jié)構(gòu)的性能特點(diǎn)。 21 說明總線結(jié)構(gòu)對(duì)計(jì)算機(jī)系統(tǒng)性能的影響。 22 用異步通信方式傳送字符“ A”和“ 8”，數(shù)據(jù)有 7 位，偶校驗(yàn) 1 位，起始位 1 位，停止 位 1 位,請(qǐng)分別畫出波形圖。 23 總線的一次信息傳送過程大致分為哪幾個(gè)階段？ 24 請(qǐng)說明程序查詢方式與中斷方式各自的特點(diǎn)。 25 簡要描述外設(shè)進(jìn)行 DMA 操作的過程及 DMA 方式的主要優(yōu)點(diǎn)。 26 外圍設(shè)備的 I/O 控制方式分哪幾類？各具什么特點(diǎn)？ 27 在計(jì)算機(jī)中，CPU 管理外圍設(shè)備有幾種方式？ 28 CPU 響應(yīng)中斷應(yīng)具備哪些條件？

55、29 何謂 DMA 方式？ DMA$制器可采用哪幾種方式與 CPU 分時(shí)使用內(nèi)存？ 30 比較通道，DMA 和中斷三種基本 I/O 方式的異同點(diǎn) 31 假定在一個(gè) 8 位字長的計(jì)算機(jī)中運(yùn)行如下的類 C 程序段： un sig ned int x=134 ； un sig ned int y=246 ； int m=x ； int n=y ; un sig ned int z1=x-y ； un sig ned int z2=x+y ； int k1= m-n ; int k2=m+n ; 若編譯器編譯時(shí)將 8 個(gè) 8 位寄存器 R1R8 分別分配給變量 x、y、m n、z1、z2、k1、k2。

56、 請(qǐng)回答下列問題。（提示：帶符號(hào)整數(shù)用補(bǔ)碼表示） （1） 執(zhí)行上述程序段后，寄存器 R1、R5 和 R6 的內(nèi)容分別是什么？（用十六進(jìn)制表示） （2） 執(zhí)行上述程序段后，變量 m 和 k1 的值分別是多少？（用十進(jìn)制表示） （3） 上述程序段涉及帶符號(hào)整數(shù)加 /減、無符號(hào)整數(shù)加/減運(yùn)算，這 4 種運(yùn)算能否利用同 一個(gè)加法器及輔助電路實(shí)現(xiàn)？簡述理由。 （4） 計(jì)算機(jī)內(nèi)部如何判斷帶符號(hào)整數(shù)加 /減運(yùn)算的結(jié)果是否發(fā)生溢出？上述程序段中， 哪些帶符號(hào)整數(shù)運(yùn)算語句的執(zhí)行結(jié)果會(huì)發(fā)生溢出。 32 某計(jì)算機(jī)字長為 16 位，主存地址空間大小為 128KB,按字編址，采用單字長指令格式， 指令各字段定義如下：

57、15 12 11 6 5 0 OP Ms Rs Md Rd 源操作數(shù) 目的操作數(shù) 轉(zhuǎn)移指令采用相對(duì)尋址方式，相對(duì)偏移是用補(bǔ)碼表示。尋址方式定義如下: Ms/Md 尋址方式 助記符 含義 000B 寄存器直接 R. 操作數(shù)=（Rn） 001B 寄存器間接 (R) 操作數(shù)=(R n) 010B 寄存器間接、自增 (R) + 操作數(shù)=(Rn), ( Rn) +1Rn 011B 相對(duì) D (Rn) 轉(zhuǎn)移目標(biāo)地址=（PC） + （ Rn） 注：（x）表示存儲(chǔ)器地址 x 或寄存器 x的內(nèi)容。 請(qǐng)回答下列問題： （1）、該指令系統(tǒng)最多可有多少條指令？該計(jì)算機(jī)最多有多少個(gè)通用寄存器？存儲(chǔ)器地址 寄存器（MAR

58、和存儲(chǔ)器數(shù)據(jù)寄存器（MDR 至少各需多少位？ （2）、轉(zhuǎn)移指令的目標(biāo)地址范圍是多少? （3）、若操作碼 0010B表示加法操作（助記符為 add）,寄存器 R4 和 R5 的編號(hào)分別為 100 E和 101 B, R4 的內(nèi)容為 1234H, R5 的內(nèi)容為 5678H,地址 1234H 中的內(nèi)容為 5678H,地址 5678H 中的 內(nèi)容為 1234H,則匯編語句為“ add （R4）, （R5）+ ”（逗號(hào)前為源操作數(shù)，逗號(hào) 后為目的操作數(shù)）對(duì)應(yīng)的機(jī)器碼是什么（用十六進(jìn)制表示）？該指令執(zhí)行后，哪些寄存器 和存儲(chǔ)單元的內(nèi)容會(huì)改變？改變后的內(nèi)容是什么？ 33 某機(jī)指令格式結(jié)構(gòu)如下所示，試分析指

59、令格式及尋址方式特點(diǎn)。 6位 7位 了位 7位 5位 OP 源寄存黒1 源寄存器2 目標(biāo)寄存盟 備用 34 指令格式結(jié)構(gòu)如下圖所示，試分析指令格式及尋址方式特點(diǎn)。 6位 2位 6位 2位 &位 OP 尋址方式 寄存器 尋址方式 寄存器 J 蕩地址 目標(biāo)地址 四、計(jì)算題 1 設(shè) x=-15，y=+13，數(shù)據(jù)用補(bǔ)碼表示，用帶求補(bǔ)器的陣列乘法器求出乘積 xxy，并用十 進(jìn)制數(shù)乘法進(jìn)行驗(yàn)證。 2 已知 x=-0.01111 , y=+0.11001,求： x補(bǔ)，-x補(bǔ)，y補(bǔ)，卜 y補(bǔ)； x+y,x-y,判斷加減運(yùn)算是否溢出。 3 有兩個(gè)浮點(diǎn)數(shù) Ni=2j1X Si,N2=2j2 x S2,其中

60、階碼用 4 位移碼、尾數(shù)用 8 位原碼表示(含 1 位 符號(hào)位)。 設(shè) j 1=(11) 2,Si=(+0.0110011) 2,j 2=(-10) 2,S2=(+0.1101101) 2,求 N+N，寫出運(yùn)算步驟及結(jié)果。 4設(shè)存儲(chǔ)器容量為 64M字， 字長為64位， 模塊數(shù)m=8,分別用順序和交叉方式進(jìn)行組織。 存儲(chǔ)周期T=100ns,數(shù)據(jù)總線寬度為 64 位，總線傳送周期為 50ns。 求：順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬各是多少？ 5 CPU 執(zhí)行一段程序時(shí)，cache 完成存取的次數(shù)為 2420 次，主存完成的次數(shù)為 80 次，已知 cache 存儲(chǔ)周期為 40ns,主存存儲(chǔ)周期為 200ns，求 cache/