中國(guó)海洋大學(xué)SOPC重點(diǎn)

1、一、概述1. 常用軟件工具及用途（分工）：Quartus II、SOPC Builder、Niso II IDE、DSP Builder、Matlab2. IP核概念：分類： 用途：3. NISO2軟核處理器特性及其描述：二、VHDL語(yǔ)言1. 程序結(jié)構(gòu)2. 可綜合的順序語(yǔ)句和并行語(yǔ)句三、Sopc硬件開發(fā)1. Sopc最小硬件系統(tǒng)2. Sopc硬件設(shè)計(jì)流程四、NISO2處理器體系結(jié)構(gòu)1. 體系結(jié)構(gòu)圖為了提高系統(tǒng)性能而采取的措施：三方面2. 異常處理類型及優(yōu)先級(jí)3. NISO處理器運(yùn)行模式1) 調(diào)試模式（Debug Mode）：擁有最大的訪問(wèn)權(quán)限，可以無(wú)限制地訪問(wèn)所有的功能模塊；2) 超級(jí)用戶模式

2、（Supervisor Mode）：除了不能訪問(wèn)與調(diào)試有關(guān)的寄存器(bt、ba和bstatus)外，無(wú)其它訪問(wèn)限制；3) 用戶模式（User Mode）：是超級(jí)用戶模式功能訪問(wèn)的一個(gè)子集，它不能訪問(wèn)控制寄存器和一些通用寄存器。五、Avalon總線規(guī)范1. 總線架構(gòu)與傳統(tǒng)總線架構(gòu)對(duì)比Avalon總線架構(gòu)：交換式架構(gòu)，各個(gè)主機(jī)均有獨(dú)立總線，主機(jī)只需搶占共享從機(jī)，某一時(shí)刻可以多個(gè)主機(jī)與多個(gè)從機(jī)交換數(shù)據(jù)。傳統(tǒng)總線架構(gòu)：總線仲裁控制總線主機(jī)的總線訪問(wèn)權(quán)，某一時(shí)刻只有一個(gè)主機(jī)使用總線，導(dǎo)致帶寬瓶頸問(wèn)題。2. 信號(hào)類型主從三態(tài)端口信號(hào)地址線及好處地址線從主三態(tài)總助3. 傳輸屬性4. 對(duì)Avalon總線是同步

3、總線的理解。Avalon接口是一個(gè)同步接口協(xié)議：1）Avalon主端口和從端口都與Avalon總線提供的時(shí)鐘CLK同步；（Avalon總線只關(guān)注其CLK的上升沿時(shí)刻的信號(hào)值）2）所有的傳輸都與Avalon總線的時(shí)鐘CLK同步，并在時(shí)鐘CLK的上升沿啟動(dòng)。（Avalon接口沒有固定的或最高的性能。接口是同步的，可以被總線提供的任意頻率的時(shí)鐘驅(qū)動(dòng)。最高性能取決于外設(shè)的設(shè)計(jì)和系統(tǒng)的實(shí)現(xiàn)。不同于傳統(tǒng)的共享總線規(guī)范，Avalon接口沒有指定任何物理和電氣特性）5. Avalon總線提供了一個(gè)其他總線接口的超集，是否能夠?qū)⑺型獠刻幚砥鹘涌谛酒囊_映射成Avalon信號(hào)類型，從而實(shí)現(xiàn)Avalon系統(tǒng)與芯

4、片的連接？為什么？答：不能。因?yàn)锳valon總線是哈佛結(jié)構(gòu)的，是為哈佛結(jié)構(gòu)的總線接口提供了一個(gè)超集，對(duì)非哈佛結(jié)構(gòu)的外設(shè)或芯片而言，不能通過(guò)簡(jiǎn)單的引腳映射直接連接。如8051單片機(jī)接口的CAN控制器SJA1000，需要設(shè)計(jì)總線時(shí)序橋接邏輯IP核實(shí)現(xiàn)Avalon總線與該控制器的接口。6. Avalon總線、Avalon主外設(shè)、Avalon從外設(shè)之間的關(guān)系及其所帶來(lái)的好處。Avalon總線架構(gòu)：交換式架構(gòu)，各個(gè)主機(jī)均有獨(dú)立總線，主機(jī)只需搶占共享從機(jī)，某一時(shí)刻可以多個(gè)主機(jī)與多個(gè)從機(jī)交換數(shù)據(jù)Avalon外設(shè)可以獨(dú)立于系統(tǒng)中其它外設(shè)進(jìn)行設(shè)計(jì)1) Avalon主端口和從端口沒有直接的連接，主、從端口都連到A

5、valon交換架構(gòu)，由交換架構(gòu)完成信號(hào)的傳遞；2) 主端口和交換架構(gòu)之間傳遞的信號(hào)與從端口和交換架構(gòu)之間傳遞的信號(hào)可能有很大的不同。3) 主從端口對(duì)的主端口和從端口可以有不同的傳輸屬性。Avalon總線同主/從端口通信使用各自端口指定的屬性。7. Avalon端口支持的傳輸屬性8. 從端口傳輸（重點(diǎn)掌握）1) 基本讀/寫傳輸2) 具有固定/可變等待周期的讀/寫傳輸3) 具有建立時(shí)間、固定等待周期的讀傳輸；具有建立時(shí)間、固定等待周期、保持時(shí)間的寫傳輸9. SOPC實(shí)驗(yàn)開發(fā)平臺(tái)的CAN控制器接口IP核設(shè)計(jì)六、DSP開發(fā)技術(shù)1. 開發(fā)流程圖1) 設(shè)計(jì)輸入和模型仿真：利用Simulink建立一個(gè)模型文

6、件（mdl文件），調(diào)用DSP Builder和其它Simulink庫(kù)中的模塊，構(gòu)成系統(tǒng)級(jí)(算法級(jí))設(shè)計(jì)；利用Simulink的圖形化仿真、分析功能，分析設(shè)計(jì)模型的正確性，完成模型仿真。該步設(shè)計(jì)與一般的Simulink建模仿真沒區(qū)別。2) 轉(zhuǎn)化模型文件到硬件描述語(yǔ)言文件：利用SignalCompiler模塊完成模型文件到硬件描述語(yǔ)言文件的轉(zhuǎn)換，轉(zhuǎn)換之后的HDL文件是RTL級(jí)（寄存器傳輸級(jí)，可綜合的格式）。3) RTL級(jí)仿真：自動(dòng)流程：ModelSim仿真；手動(dòng)流程：使用其它的仿真工具 手動(dòng)地進(jìn)行仿真。4) RTL級(jí)綜合、網(wǎng)表產(chǎn)生、適配、時(shí)序仿真：自動(dòng)流程：自動(dòng)調(diào)用Quartus II等EDA軟件

7、；手動(dòng)流程：允許用戶選擇相應(yīng)的軟件來(lái)完成，手動(dòng)流程需要更多的干預(yù)，同時(shí)提供了更大的靈活性。5) 設(shè)計(jì)編譯和下載：在Quartus II中編譯用戶的設(shè)計(jì)，設(shè)計(jì)下載，測(cè)試驗(yàn)證。2. FIR濾波器設(shè)計(jì)1) 按FIR原理的一般設(shè)計(jì)采用16個(gè)移位寄存器、17個(gè)乘法器、1個(gè)加法器實(shí)現(xiàn)，實(shí)現(xiàn)簡(jiǎn)單、直觀，但占用邏輯資源多。 2) 邏輯復(fù)用設(shè)計(jì)數(shù)據(jù)緩存采用RAM緩存,在數(shù)據(jù)存儲(chǔ)地址發(fā)生器的控制下，數(shù)據(jù)緩存RAM為一個(gè)環(huán)形存儲(chǔ)，實(shí)現(xiàn)數(shù)據(jù)移位寄存的功能，避免長(zhǎng)序列移位寄存器因電路延遲工作不正常的問(wèn)題；采用一個(gè)乘法器和累加器完成一個(gè)CLK1采樣周期內(nèi)緩存數(shù)據(jù)與濾波系數(shù)的運(yùn)算，運(yùn)算時(shí)鐘CLK2是采樣時(shí)鐘CLK1的16倍

8、頻以上。減少了乘法器、加法器的數(shù)量，從而減少了邏輯資源的占用。七、軟件設(shè)計(jì)流程1. 處理器軟件開發(fā)提供的主要功能：工程管理器、編輯器和編譯器、調(diào)試器、閃存編程器2. 軟件開發(fā)流程3. 閃存編程器可燒寫閃存類型4. HAL為設(shè)備驅(qū)動(dòng)提供的服務(wù)層次以及描述1) 通用設(shè)備模型和驅(qū)動(dòng)程序：通用設(shè)備模型是HAL強(qiáng)大功能的核心，用戶可采用統(tǒng)一的API編程訪問(wèn)HAL提供通用設(shè)備模型的設(shè)備。2) 頭文件和訪問(wèn)函數(shù)：對(duì)于部分NIOSII系統(tǒng)外設(shè)和一些自定制外設(shè),HAL只提供頭文件和訪問(wèn)函數(shù)。5. NISO2 IDE工程結(jié)構(gòu)6. 對(duì)字符型設(shè)備2種訪問(wèn)方式及編程實(shí)例（以串口為例）1) 使用標(biāo)準(zhǔn)輸入、標(biāo)準(zhǔn)輸出和標(biāo)準(zhǔn)錯(cuò)

9、誤通道訪問(wèn)字符型設(shè)備2) 使用通用的訪問(wèn)文件的方式訪問(wèn)字符型設(shè)備八、常用外設(shè)編程1. Sopc軟硬件協(xié)同設(shè)計(jì)-SPI接口A/D芯片1) GPIO核接口方案通過(guò)GPIO與A/D芯片連接。SPI接口的工作時(shí)序由CPU軟件程序模擬，A/D芯片的寄存器訪問(wèn)也由CPU軟件程序?qū)崿F(xiàn)。特點(diǎn)：硬件資源少，硬件設(shè)計(jì)簡(jiǎn)單，CPU軟件復(fù)雜，CPU負(fù)擔(dān)較重。 2) SPI控制器核接口方案采用SPI控制器IP核連接A/D芯片。SPI的工作時(shí)序由硬件邏輯，A/D芯片的寄存器訪問(wèn)流程由CPU軟件程序?qū)崿F(xiàn)。特點(diǎn)：與GPIO接口方案相比，硬件資源占用較大，CPU不需要處理SPI的訪問(wèn)時(shí)序，在一定程度上減輕了CPU的負(fù)擔(dān)。 3)

10、 “用戶自定制外設(shè)”接口方案采用用戶自定制外設(shè)實(shí)現(xiàn)A/D芯片與Avalon總線的連接。SPI控制器負(fù)責(zé)與A/D芯片的SPI接口時(shí)序，A/D采樣控制器負(fù)責(zé)A/D芯片的寄存器訪問(wèn)流程，CPU通過(guò)訪問(wèn)數(shù)據(jù)緩存獲得采樣數(shù)據(jù)。特點(diǎn)：與GPIO方案、SPI控制器方案相比，硬件資源占用更大，但CPU軟件的負(fù)擔(dān)進(jìn)一步減輕，CPU對(duì)A/D芯片的訪問(wèn)就像訪問(wèn)一個(gè)數(shù)據(jù)存儲(chǔ)器。4) 中斷控制器設(shè)計(jì)（重點(diǎn)掌握）九、系統(tǒng)高級(jí)開發(fā)技術(shù)1. 用戶定制指令體系結(jié)構(gòu)2. 用戶定制builder元件的硬件設(shè)計(jì)十、作業(yè)題1. 整理理解NIOSII處理器的各個(gè)配置參數(shù)的含義與效果2. 模型仿真、RTL級(jí)仿真、時(shí)序仿真的理解；3. 舉例說(shuō)明為什么在模型仿真、RTL級(jí)仿真后還需要時(shí)序仿真？答：以多進(jìn)制移位寄存器設(shè)計(jì)