數(shù)字邏輯實(shí)驗(yàn)指導(dǎo)2013

1、盛建倫 1數(shù)數(shù) 字字 邏邏 輯輯實(shí)實(shí) 驗(yàn)驗(yàn) 指指 導(dǎo)導(dǎo) 書(shū)書(shū)青島理工大學(xué)2013年 第2版Digital Logic盛建倫Experimental Instructions Book盛建倫 2每個(gè)同學(xué)應(yīng)該在F：盤(pán)上建立自己的文件夾，把自己的程序等文件都保存在這個(gè)文件夾下。千萬(wàn)不要把自己的程序等文件保存在桌面、C：或D：盤(pán)上。關(guān)機(jī)后都消失了。不要用漢字作為文件名、文件夾名。文件名、實(shí)體名、信號(hào)名、變量名等必須以字母開(kāi)頭。Quartus II 7.1 的安裝盤(pán)約1.7GB。盛建倫 3QuartusII 應(yīng)用向?qū)?yīng)用向?qū)У谝徊糠?Quartus II 是Altera公司的綜合性PLD開(kāi)發(fā)軟件，支持原

2、理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。 Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。剛啟動(dòng)Quartus時(shí)，可能會(huì)彈出這樣的信息：選擇這個(gè)選項(xiàng)1.1 license 盛建倫 5點(diǎn)擊OK找到C：alteraqu

3、artuslicense.DAT打開(kāi)license.DAT文件按照提示做由于Quartus的license與計(jì)算機(jī)的網(wǎng)卡號(hào)綁定，所以，每臺(tái)機(jī)器都要按照下面的提示修改license.DAT文件機(jī)房的計(jì)算機(jī)有硬盤(pán)保護(hù)，建議把license.DAT文件保存到F：盤(pán)盛建倫 7網(wǎng)卡號(hào)盛建倫 8接著選擇修改后的License.DAT文件點(diǎn)擊OK盛建倫 9Quartus啟動(dòng)成功，盛建倫 101.2 創(chuàng)建工程創(chuàng)建工程 利用利用“New Preject Wizard”創(chuàng)建工程創(chuàng)建工程創(chuàng)建一個(gè)新的工程創(chuàng)建一個(gè)新的工程111.2 創(chuàng)建工程創(chuàng)建工程 利用利用“New Preject Wizard”創(chuàng)建工程創(chuàng)建工程盛建

4、倫 12利用利用“New Preject Wizard”創(chuàng)建工程創(chuàng)建工程1.2 創(chuàng)建工程創(chuàng)建工程 你建立的文件夾工程名必須與實(shí)體名相同盛建倫 13可可將所有相關(guān)將所有相關(guān)的文件都加入的文件都加入進(jìn)此工程進(jìn)此工程 1.2 創(chuàng)建工程創(chuàng)建工程 可以跳過(guò)這一步可以跳過(guò)這一步如果沒(méi)有要加入的文件，就跳過(guò)盛建倫 14如果不需要加入設(shè)計(jì)文件，直接點(diǎn)擊NEXT1.2 創(chuàng)建工程創(chuàng)建工程 盛建倫 15點(diǎn)擊NEXT1.2 創(chuàng)建工程創(chuàng)建工程 盛建倫 16選擇一個(gè)目標(biāo)器件選擇一個(gè)目標(biāo)器件 （本課程不需要）（本課程不需要）1.2 創(chuàng)建工程創(chuàng)建工程 可以跳過(guò)這一步可以跳過(guò)這一步盛建倫 17點(diǎn)擊創(chuàng)建新文件圖標(biāo)1.3 編輯編輯

5、VHDL源程序文件源程序文件 盛建倫 18選擇VHDL FILE點(diǎn)擊OK1.3 編輯編輯VHDL源程序文件源程序文件 盛建倫 19在編輯窗口錄入源程序1.3 編輯編輯VHDL源程序文件源程序文件 也可以提前用記事本把源程序編輯好，然后拷貝過(guò)來(lái)。千萬(wàn)不要用WORD編輯源程序。盛建倫 20頂層文件的實(shí)體名頂層文件的實(shí)體名必須和工程名一致必須和工程名一致1.3 編輯編輯VHDL源程序文件源程序文件 盛建倫 21把源文件保存到把源文件保存到你的文件夾里。你的文件夾里。1.3 編輯編輯VHDL源程序文件源程序文件 盛建倫 22點(diǎn)擊編譯圖點(diǎn)擊編譯圖標(biāo)標(biāo),開(kāi)始編譯開(kāi)始編譯1.4 全程編譯全程編譯 盛建倫 2

6、31.4 全程編譯全程編譯 盛建倫 24在編譯過(guò)程中如果有錯(cuò)會(huì)給出錯(cuò)誤提示在編譯過(guò)程中如果有錯(cuò)會(huì)給出錯(cuò)誤提示,否則顯示編譯成功否則顯示編譯成功1.4 全程編譯全程編譯 盛建倫 25選擇編輯矢量波形文件選擇編輯矢量波形文件 1.5 仿真仿真 選中波形文件選中波形文件,點(diǎn)擊點(diǎn)擊OK首先建立首先建立一個(gè)新的一個(gè)新的波形文件波形文件盛建倫 26波形編輯器波形編輯器 1.5 仿真仿真 盛建倫 27按快捷鍵按快捷鍵Alt+1，彈出如下窗口，按圖中所示設(shè)置，彈出如下窗口，按圖中所示設(shè)置好后，點(diǎn)擊好后，點(diǎn)擊List，所有端口信號(hào)會(huì)被列出來(lái)，所有端口信號(hào)會(huì)被列出來(lái).1.5 仿真仿真 盛建倫 28如圖，將輸入輸出

7、信號(hào)拖動(dòng)到波形文件窗口如圖，將輸入輸出信號(hào)拖動(dòng)到波形文件窗口1.5 仿真仿真 29給輸入信號(hào)添加激勵(lì)。如圖按住鼠標(biāo)左鍵不放，拖動(dòng)一定距離，再將鼠標(biāo)放在圖中的淺蘭色區(qū)域雙擊左鍵，這時(shí)會(huì)彈出一個(gè)窗口，在該窗口中輸入波形值（位數(shù)據(jù)輸入0或1，位矢量輸二進(jìn)制序列）并點(diǎn)擊ok。1.5 仿真仿真 盛建倫 30選擇總線數(shù)據(jù)格式選擇總線數(shù)據(jù)格式 盛建倫 31這時(shí)就給這時(shí)就給A端口加上了一段高電平，依此端口加上了一段高電平，依此方法給所有的輸入都加上指定激勵(lì)。方法給所有的輸入都加上指定激勵(lì)。1.5 仿真仿真 或者，利用鼠標(biāo)和左邊的圖標(biāo)操作盛建倫 32設(shè)置好的激勵(lì)波形圖設(shè)置好的激勵(lì)波形圖 1.5 仿真仿真 盛建倫

8、 33將輸入的激勵(lì)都加上以后，保存該波形文件將輸入的激勵(lì)都加上以后，保存該波形文件1.5 仿真仿真 盛建倫 34在菜單中選擇在菜單中選擇Tools-Simulator Tool功能功能仿真仿真盛建倫 35此處應(yīng)為剛才保此處應(yīng)為剛才保存的波形文件存的波形文件選擇仿真類型選擇仿真類型(Functional),并創(chuàng)建功并創(chuàng)建功能仿真網(wǎng)表能仿真網(wǎng)表功能功能仿真仿真盛建倫 36網(wǎng)表創(chuàng)建完網(wǎng)表創(chuàng)建完后點(diǎn)擊后點(diǎn)擊Start運(yùn)行運(yùn)行,運(yùn)行完運(yùn)行完成后關(guān)閉此成后關(guān)閉此窗口窗口.功能功能仿真仿真盛建倫 37功能功能仿真仿真點(diǎn)擊此處點(diǎn)擊此處, ,開(kāi)始仿真開(kāi)始仿真 功能仿真也稱為前仿真，主旨在于驗(yàn)證電路功能是否符合設(shè)

9、計(jì)要求，其特點(diǎn)是不考慮電路門(mén)延時(shí)與路徑延時(shí)，考察重點(diǎn)為電路在理想環(huán)境下的行為和設(shè)計(jì)構(gòu)想是否一致。盛建倫 38運(yùn)行結(jié)束后會(huì)彈出功能仿真的波形報(bào)告運(yùn)行結(jié)束后會(huì)彈出功能仿真的波形報(bào)告,觀察仿真波形并驗(yàn)證觀察仿真波形并驗(yàn)證功能功能仿真仿真盛建倫 39在菜單中選擇在菜單中選擇Tools-Simulator Tool 彈彈出下面的窗口出下面的窗口,改變仿改變仿真類型真類型(選選Timing),點(diǎn)擊點(diǎn)擊Start運(yùn)行運(yùn)行.運(yùn)行運(yùn)行結(jié)束后結(jié)束后,關(guān)閉該窗口關(guān)閉該窗口.時(shí)序仿真時(shí)序仿真 盛建倫 40選擇仿真控制選擇仿真控制 時(shí)序仿真時(shí)序仿真 41點(diǎn)擊此處點(diǎn)擊此處, ,開(kāi)始仿真開(kāi)始仿真 時(shí)序仿真也稱為布局布線后仿

10、真或者后仿真，是指電路已經(jīng)映射到特定的工藝環(huán)境后，綜合考慮電路的路徑延時(shí)與門(mén)延時(shí)的影響，驗(yàn)證電路的行為是否能夠在一定時(shí)序條件下滿足設(shè)計(jì)構(gòu)想的功能。通過(guò)時(shí)序仿真能檢查設(shè)計(jì)時(shí)序與FPGA的實(shí)際運(yùn)行情況是否一致，確保設(shè)計(jì)的可靠性和穩(wěn)定性。盛建倫 42仿真波形輸出仿真波形輸出 時(shí)序仿真時(shí)序仿真 比較時(shí)序仿真的波形和功能仿真波形有什么不同比較時(shí)序仿真的波形和功能仿真波形有什么不同盛建倫 43選擇全時(shí)域顯示選擇全時(shí)域顯示 盛建倫 44cnt10工程的工程的RTL電路圖電路圖 1.6 應(yīng)用應(yīng)用RTL電路圖觀察器電路圖觀察器 盛建倫 45實(shí)實(shí) 驗(yàn)驗(yàn) 課課 題題第二部分盛建倫 46實(shí)驗(yàn)課題實(shí)驗(yàn)課題1 熟悉熟悉Q

11、uartus系統(tǒng)系統(tǒng)實(shí)驗(yàn)內(nèi)容：實(shí)驗(yàn)內(nèi)容：學(xué)習(xí)掌握學(xué)習(xí)掌握Quartus系統(tǒng)的基本使用方法。系統(tǒng)的基本使用方法。1、建立一個(gè)、建立一個(gè)Project。2、編輯一個(gè)、編輯一個(gè)VHDL程序。程序。3、對(duì)該、對(duì)該VHDL程序進(jìn)行編譯，修改錯(cuò)誤。程序進(jìn)行編譯，修改錯(cuò)誤。4、建立一個(gè)波形文件。（根據(jù)真值表）、建立一個(gè)波形文件。（根據(jù)真值表）5、對(duì)該、對(duì)該VHDL程序進(jìn)行功能仿真和時(shí)序仿真程序進(jìn)行功能仿真和時(shí)序仿真Simulation。要求用要求用VHDL結(jié)構(gòu)描述的方法設(shè)計(jì)一個(gè)半加器結(jié)構(gòu)描述的方法設(shè)計(jì)一個(gè)半加器。實(shí)驗(yàn)?zāi)康模簩?shí)驗(yàn)?zāi)康模河涗洶l(fā)現(xiàn)的設(shè)計(jì)錯(cuò)誤和改正方法。記錄仿真波形。記錄發(fā)現(xiàn)的設(shè)計(jì)錯(cuò)誤和改正方法。記

12、錄仿真波形。盛建倫 47實(shí)驗(yàn)課題實(shí)驗(yàn)課題2 代碼轉(zhuǎn)換邏輯電路設(shè)計(jì)代碼轉(zhuǎn)換邏輯電路設(shè)計(jì)實(shí)驗(yàn)內(nèi)容：實(shí)驗(yàn)內(nèi)容： 設(shè)計(jì)一個(gè)代碼轉(zhuǎn)換邏輯電路。把設(shè)計(jì)一個(gè)代碼轉(zhuǎn)換邏輯電路。把7位的位的ASCII碼轉(zhuǎn)換成碼轉(zhuǎn)換成7段字符顯示代碼。段字符顯示代碼。 能顯示字母能顯示字母A，b，C，d，E，F(xiàn)，H，L，o，P，U，和一些符號(hào)和一些符號(hào)(-，_，=，)等。等。用用VHDL編程并仿真（時(shí)序）。編程并仿真（時(shí)序）。盛建倫 48設(shè)計(jì)一個(gè)多功能的設(shè)計(jì)一個(gè)多功能的1位加法器，有控制信號(hào)位加法器，有控制信號(hào)M、S2、S1、S0。實(shí)驗(yàn)內(nèi)容：實(shí)驗(yàn)內(nèi)容：實(shí)驗(yàn)課題實(shí)驗(yàn)課題3 加法器設(shè)計(jì)加法器設(shè)計(jì) 在在S2、S1、S0的控制下能完成兩

13、個(gè)的控制下能完成兩個(gè)1位二進(jìn)制數(shù)位二進(jìn)制數(shù)A、B的以的以下算術(shù)運(yùn)算：下算術(shù)運(yùn)算： A加加B，A加加1，A加加B加低位來(lái)的進(jìn)位，加低位來(lái)的進(jìn)位，B加加1，A加加 ，A加加0，A加加A ，A加加 加加1。BB在在S2、S1、S0的控制下能完成兩個(gè)的控制下能完成兩個(gè)1位二進(jìn)制數(shù)位二進(jìn)制數(shù)A、B的以下邏的以下邏輯運(yùn)算：輯運(yùn)算：A+B，AB， , ， ， ， ， 等。等。BABAABBABA當(dāng)當(dāng)M=1，做算術(shù)運(yùn)算，做算術(shù)運(yùn)算:當(dāng)當(dāng)M=0，做邏輯運(yùn)算，做邏輯運(yùn)算:推導(dǎo)每種功能的邏輯函數(shù)并列出功能表。推導(dǎo)每種功能的邏輯函數(shù)并列出功能表。用用VHDL編程并仿真（時(shí)序）。編程并仿真（時(shí)序）。 盛建倫 49實(shí)驗(yàn)內(nèi)

14、容：實(shí)驗(yàn)內(nèi)容：實(shí)驗(yàn)課題實(shí)驗(yàn)課題4 多路開(kāi)關(guān)設(shè)計(jì)多路開(kāi)關(guān)設(shè)計(jì) 1. 設(shè)計(jì)一個(gè)多路傳送開(kāi)關(guān)的邏輯。2. 在完成以上邏輯設(shè)計(jì)后，用在完成以上邏輯設(shè)計(jì)后，用VHDL編程并仿真（時(shí)序）。編程并仿真（時(shí)序）。多路開(kāi)關(guān)有控制信號(hào)S1、S0。在控制信號(hào)S1、S0的控制下，能夠?qū)⑤斎氲?6位數(shù)據(jù)直傳或向左/向右斜傳1位后輸出。 確定輸入確定輸入/輸出變量、邏輯函數(shù)。輸出變量、邏輯函數(shù)。盛建倫 50實(shí)驗(yàn)內(nèi)容：實(shí)驗(yàn)內(nèi)容：實(shí)驗(yàn)課題實(shí)驗(yàn)課題5 16位寄存器設(shè)計(jì)位寄存器設(shè)計(jì)設(shè)計(jì)一個(gè)設(shè)計(jì)一個(gè)16位寄存器。位寄存器。功能要求：同步并行置數(shù)，異步復(fù)位（清零），三態(tài)輸出。功能要求：同步并行置數(shù)，異步復(fù)位（清零），三態(tài)輸出。用用V

15、HDL編程并仿真（時(shí)序）。編程并仿真（時(shí)序）。盛建倫 51實(shí)驗(yàn)內(nèi)容：實(shí)驗(yàn)內(nèi)容：實(shí)驗(yàn)課題實(shí)驗(yàn)課題6 狀態(tài)機(jī)設(shè)計(jì)狀態(tài)機(jī)設(shè)計(jì) 1. 設(shè)計(jì)一個(gè)自動(dòng)售飲料機(jī)的控制邏輯電路。設(shè)計(jì)一個(gè)自動(dòng)售飲料機(jī)的控制邏輯電路。2. 在完成以上邏輯設(shè)計(jì)后，用在完成以上邏輯設(shè)計(jì)后，用VHDL編程并仿真（時(shí)序）。編程并仿真（時(shí)序）。 該機(jī)器有一個(gè)投幣口，每次只能投入該機(jī)器有一個(gè)投幣口，每次只能投入1枚枚1元或元或5角的硬幣。角的硬幣。當(dāng)投入了當(dāng)投入了1元元5角的硬幣，機(jī)器自動(dòng)給出角的硬幣，機(jī)器自動(dòng)給出1杯飲料。當(dāng)投入了杯飲料。當(dāng)投入了2元元的硬幣，機(jī)器在自動(dòng)給出的硬幣，機(jī)器在自動(dòng)給出1杯飲料時(shí)，還找回杯飲料時(shí)，還找回1枚枚5角

16、的硬幣。角的硬幣。 確定輸入確定輸入/輸出變量、電路的狀態(tài)并化簡(jiǎn)，做出狀態(tài)轉(zhuǎn)換圖、輸出變量、電路的狀態(tài)并化簡(jiǎn)，做出狀態(tài)轉(zhuǎn)換圖、狀態(tài)轉(zhuǎn)換表。狀態(tài)轉(zhuǎn)換表。盛建倫 52實(shí)驗(yàn)內(nèi)容：實(shí)驗(yàn)內(nèi)容：實(shí)驗(yàn)課題實(shí)驗(yàn)課題7 計(jì)數(shù)器設(shè)計(jì)計(jì)數(shù)器設(shè)計(jì) 1. 用用4位二進(jìn)制位二進(jìn)制計(jì)數(shù)器計(jì)數(shù)器74HC161設(shè)計(jì)一個(gè)設(shè)計(jì)一個(gè)21進(jìn)制計(jì)數(shù)器。進(jìn)制計(jì)數(shù)器。 用用VHDL層次結(jié)構(gòu)設(shè)計(jì)方法設(shè)計(jì)程序并仿真（時(shí)序），層次結(jié)構(gòu)設(shè)計(jì)方法設(shè)計(jì)程序并仿真（時(shí)序），底層器件是底層器件是74HC163。 用用VHDL層次結(jié)構(gòu)設(shè)計(jì)方法設(shè)計(jì)程序并仿真（時(shí)序），層次結(jié)構(gòu)設(shè)計(jì)方法設(shè)計(jì)程序并仿真（時(shí)序），底層器件是底層器件是74HC161。 2（選做）用（選

17、做）用74HC163設(shè)計(jì)一個(gè)余設(shè)計(jì)一個(gè)余3碼計(jì)數(shù)器。碼計(jì)數(shù)器。盛建倫 53實(shí)驗(yàn)內(nèi)容：實(shí)驗(yàn)內(nèi)容：實(shí)驗(yàn)課題實(shí)驗(yàn)課題8 時(shí)序信號(hào)產(chǎn)生電路時(shí)序信號(hào)產(chǎn)生電路設(shè)計(jì)設(shè)計(jì)用VHDL設(shè)計(jì)一個(gè)能夠產(chǎn)生如下圖所示波形的邏輯電路。用用VHDL編程并仿真（時(shí)序）。編程并仿真（時(shí)序）。盛建倫 54實(shí)驗(yàn)內(nèi)容：實(shí)驗(yàn)內(nèi)容：實(shí)驗(yàn)課題實(shí)驗(yàn)課題9 可控計(jì)數(shù)器設(shè)計(jì)可控計(jì)數(shù)器設(shè)計(jì) 設(shè)計(jì)一個(gè)可控計(jì)數(shù)器，當(dāng)控制信號(hào)設(shè)計(jì)一個(gè)可控計(jì)數(shù)器，當(dāng)控制信號(hào)S=0時(shí)，是時(shí)，是6進(jìn)制計(jì)進(jìn)制計(jì)數(shù)器，當(dāng)控制信號(hào)數(shù)器，當(dāng)控制信號(hào)S=1時(shí)，是時(shí)，是14進(jìn)制計(jì)數(shù)器。設(shè)計(jì)出邏進(jìn)制計(jì)數(shù)器。設(shè)計(jì)出邏輯圖。輯圖。 分別用兩種不同的方法設(shè)計(jì)分別用兩種不同的方法設(shè)計(jì)（行為描述，

18、結(jié)構(gòu)描述），（行為描述，結(jié)構(gòu)描述），用用VHDL編程并仿真（時(shí)序）。編程并仿真（時(shí)序）。盛建倫 55實(shí)驗(yàn)內(nèi)容：實(shí)驗(yàn)內(nèi)容：實(shí)驗(yàn)課題實(shí)驗(yàn)課題10 數(shù)字鐘設(shè)計(jì)數(shù)字鐘設(shè)計(jì)用用VHDL編程并仿真（時(shí)序）。編程并仿真（時(shí)序）。 設(shè)計(jì)一個(gè)數(shù)字鐘電路，要求能與設(shè)計(jì)一個(gè)數(shù)字鐘電路，要求能與7段數(shù)碼管配合顯示從段數(shù)碼管配合顯示從 0時(shí)時(shí)0分分0秒到秒到23時(shí)時(shí)59分分59秒之間的所有時(shí)間。做出邏輯圖。秒之間的所有時(shí)間。做出邏輯圖。提示：仿真時(shí)結(jié)合置數(shù)觀察計(jì)滿提示：仿真時(shí)結(jié)合置數(shù)觀察計(jì)滿1分鐘、分鐘、1小時(shí)、小時(shí)、1天數(shù)字天數(shù)字鐘的變化情況。鐘的變化情況。盛建倫 56第三部分第三部分怎樣寫(xiě)實(shí)驗(yàn)報(bào)告怎樣寫(xiě)實(shí)驗(yàn)報(bào)告用學(xué)校印制的實(shí)驗(yàn)報(bào)告紙。用學(xué)校印制的實(shí)驗(yàn)報(bào)告紙。手寫(xiě)報(bào)告，不允許打印。不要抄襲。手寫(xiě)報(bào)告，不允許打印。不要抄襲。要求書(shū)寫(xiě)整齊，字跡工整，不